从底层结构开始学习FPGA（1）----可配置逻辑块CLB（Configurable Logic Block）_pll算不算fpga的基本单元(1)_fpga中slicem和slice总个数配比怎么算

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二、SLICEM与SLICEL

一个CLB是由2个SLICE组成的，SLICE根据其中的LUT6能实现的功能可以分为以下两种：

• SLICEM（M：Memory）：其内部的LUT可以读也可以写，可以实现移位寄存器和DRAM等存储功能，还可以实现基本的查找表逻辑
• SLICEL（L：Logic）： 其内部的LUT只可以读，只能实现基本的查找表逻辑

CLB的组成可以是上图的1个SLICEM + 1个SLICEL，或者是2个SLICEL，但是不会是2个SLICEM 。一般情况下，CLB中比例SLICEL：SLICEM = 2：1。

总结一下：1个CLB = 2个SLICE = 2 ×（4个LUT + 3个MUX + 1个CARRY4 + 8个FF），这就是CLB和SLICE的架构了。

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三、查找表LUT

本章节只是大概阐述，详细内容强烈推荐阅读：从底层结构开始学习FPGA----LUT查找表

查找表Look-up Table，本质上就是1个6输入，64深度的ROM（SLICEM中的则是RAM，因为可读）。通过将所有结果保存在其内部，使用时通过由输入构建的地址线对其进行查找，从而实现6输入的函数逻辑。

比如，你要实现功能：y = a | b ^ c & d & e & f。输入一共6个，可能的结果就是2的6次方64个，我把这64个结果全部存到LUT里，只要在使用的时候根据输入（也就是地址），拿出存在对应位置的结果就行了，这就是LUT实现各种函数的原理。

需要注意的是SLICEM中的查找表，除了读功能外还具备写功能，这就使得其内部的LUT由一个ROM变成了一个RAM，这也是其实现移位寄存器功能和分布式DRAM功能的原因。

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3.1、移位寄存器SRL

本章节只是大概阐述，详细内容强烈推荐阅读：从底层结构开始学习FPGA----移位寄存器

SLICEM可以在不使用触发器的条件下配置为32位移位寄存器（注意：只能左移）。这样，每个LUT可以将串行数据延迟1到32个时钟周期。移位输入D(LUT DI1脚)和移位输出Q31（LUT MC31脚）可以进行级联，以形成更大的移位寄存器。一个SLICEM的4个LUT6级联可以实现128个时钟周期的延时。多个SLICEM也可以进行组合。但SLICEM之间没有直接连接以形成更长的移位寄存器，在LUT B/C/D处的MC31输出也没有。由此产生的可编程延迟可用于平衡数据pipeline的时间。

那这种 Shifter Register 可以用来做什么呢？Xilinx Guide 中也给出了回答：

• Delay or latency compensation
• Synchronous FIFO
• content addressable memory （CAM）

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3.2、分布式DRAM

本章节只是大概阐述，详细内容强烈推荐阅读：从底层结构开始学习FPGA----分布式RAM（DRAM，Distributed RAM）

SLICEM 中的 LUT 除了用作移位寄存器外，还可以被配置为Distributed RAM（DRAM）。DRAM 的 write 是同步的，read 则是异步的。注意这里所说的同步异步不是跨时钟域的概念，而是类似于组合逻辑和时序逻辑的概念。可以理解为，write 是时序逻辑，只有在时钟有效沿且 write enable 为1时，数据才会被写入。而 read 则和时钟无关，只要地址有效，数据就会在当前周期输出。如果想要同步输出，我们可以自己在输出端加 register。

DRAM的概念是相对于BRAM来说的，BRAM是FPGA底层的固有的硬件单元，而DRAM则是使用LUT配置而成的，其位置和使用会稍微灵活一些，但是也有其他不足，两者的使用需要权衡。

DRAM可以分为以下几种：

• Single-port：Write 和 Read 共享一组地址线。也就是说 write 和 read 不能同时进行。
• **Dual-port：**一个 port 用来 write 和 read，另一个 port 只有 read。
• **Simple dual-port：**一个 port 用来 write，一个 port 用来 read

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四、多路选择器MUX

本章节只是大概阐述，详细内容强烈推荐阅读：从底层结构开始学习FPGA----MUX多路选择器（Multiplexer）

多路选择器MUX是一个多输入、单输出的组合逻辑电路，一个n输入的多路选择器就是一个n路的数字开关，可以根据通道选择控制信号的不同，从n个输入中选取一个输出到公共的输出端。

在FPGA底层，MUX也是作为一种基本的逻辑单元而存在，每一个SLICE中有3个MUX：2个F7MUX（F7AMUX + F7BMUX） + 1个F8MUX，这三个MUX本质上都是一个2选一的多路选择器，其都是作为LUT的辅助而存在。

每个SLICE中都有2个MUXF7，其输入只能为LUT6的输出，而输出只能接到MUXF8；每个SLICE中都有1个MUXF8，其输入只能为MUXF7的输出。

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五、存储单元Storage Elements（FF）

本章节只是大概阐述，详细内容强烈推荐阅读：从底层结构开始学习FPGA----存储单元之触发器、寄存器与锁存器

Slice中的存储单元便是我们前面提到的寄存器FF，FF是实现时序逻辑最基本的单元。需要注意的是，这些FF中的一半还可以被配置为锁存器Latch，但是一旦被配置后，则剩余的一半FF就不能使用了，会造成一定的资源浪费。

FF可以通过不同的控制集（时钟使能、复位方式、复位电平）来配置成不同形式的寄存器：

• 异步复位（FDCE）
• 异步置位（FDPE）
• 同步复位（FDRE）
• 同步置位（FDSE）

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六、进位链CARRY4

本章节只是大概阐述，详细内容强烈推荐阅读：从底层结构开始学习FPGA----进位链CARRY4

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