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Xilinx FPGA 笔面试问答题详解 - 第二章 Verilog HDL 语言与 Vivado_关于vivado面试题
作者:木道寻08 | 2024-07-25 09:22:54
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关于vivado面试题
第二章 Verilog HDL 语言与 Vivado
笔记
1. T触发器
对输入时钟信号进行2分频,等同于设计了一个T触发器;
2. wire型变量和reg型变量
wire主要起信号间连接作用,用以构成
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wire要使用assign语句进行赋值,且要在时序控制always块外进行赋值; reg型常用来表示always块内的指定信号,代表触发器,因为触发器只能在时钟的有效边沿改变值。
3. 可综合语句与不可综合语句
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