紫光同创PGL22G输出时钟不稳定_紫光的fpga的pll输出有问题

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紫光同创PGL22G输出CLK不稳定

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使用黑金PGL22G开发板+Pango Design Suite 2021.2输出CLK波形不稳定
基于黑金SD卡读取BMP图片显示例程把分辨率改成2340*1080后对应的PLL IP内频率改为165M
顶层文件配置如下

重新编译下载后，使用逻辑分析仪抓取CLK波形如下
可以发现CLK波形不均匀，逻辑分析仪的采样率等设置无问题，正常出来应该如下
之后把顶层模块中PLL IP调用改为下图后

输出的波形更不稳定了中间的误差到了600NS以上了
最后询问FAE后需要把IO的驱动能力拉高，在软件Tools->User Constraint Editor->Device页面左侧的IO界面中找到CLK输出的脚位的DRIVE属性拉高
之后波形输出就正常了，如果不行可以尝试我前面修改的顶层文件中调用PLL的写法再调高驱动能力，我是直接在例程基础上面把驱动能力调高了，没有修改PLL调用
另外请注意黑金开发板是5V的电源，不是12V的不要接错，避免烧板子

有什么说的不对的地方请各位大佬多多指教！