数字电子钟设计制作——数字逻辑课程设计 Verilog HDL CPLD_vivado verilog 数字钟电子技术实验-2 课程数字逻辑电路实验

作者：秋刀鱼在做梦 | 2024-07-04 02:42:07

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vivado verilog 数字钟电子技术实验-2 课程数字逻辑电路实验

目的：

1.进一步掌握数字电子技术的理论知识，培养工程设计能力和综合分析问题、解决问题的能力；

2.基本掌握常用电子电路的一般设计方法，提高电子电路的设计和实验能力；

3.掌握复杂可编程逻辑器件CPLD的原理及使用方法；

4.掌握Verilog HDL硬件描述语言的一般语法规则，学会设计方针CPLD器件，了解CPLD的烧写过程；

5.熟悉并学会选用电子元器件，为以后从事科研和生产工作打下一定的基础。

用Verilog HDL对CPLD进行编程，并增加适当的电子元件，设计一个数字电子时钟电路，要求

1．具有“时”“分”的数字显示功能，并可以进行时间校准

2．用发光二极管设计一个“表盘”，通过对应发光二极管的依次点亮来模拟表盘显示时间。

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