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利用Xilinx FPGA进行DDR3读写控制总结(二)_fpga ddr读写
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MIG控制器概述
MIG IP核的结构如上图所示,可以看出MIG控制核主要有三个部分组成:User Interface Block, Memory Controller, Physical Layer. 而我们在利用MIG控制核对DDR3读写时需要了解并做好逻辑控制的主要是User Interface.
User Interface中各信号的定义以及时序在Xilinx 的MIG用户手册(UG586)上有非常详细的描述,这里就不介绍了,因为在使用一个IP核之前还是要先学会看用户手册的.
对User Interface详细了解以及对Physical Layer 和Memory Controller有一个大概的认识后,下面我们开始建立MIG工程.
step by step 建立工程
step1: 打开IP catalog,输入搜索MIG,选择memory interface generator(7 series)
step2:单击 NEXT
Step3:选择 Create Design 单击 NEXT
Step4:选择兼容 的型号 单击 NEXT
Step5:选择 DDR3 单击 NEXT
Step6:设置 MIG引脚时钟频率(这里设置为800MHz) 、内存型号、内存的数据位宽
Step7:设置内部时钟频率为200MHz, 不使用调试信号
Step8:系统和参考时钟时钟选择 no buffer,MIG 低电平复位,XADC 补偿使能(本例没有使用到，但是
仍然势能)
Step9:终端阻抗选择 50hms ，和 DCI级联
Step10:选择 Fixed Pin Out
Step11:根据原理图手动填写 PIN 脚定义
Step12:填写完成后
Step13:单击 NEXT
Step14:单击 NEXT
Step15:单击 NEXT
Step16:单击 NEXT
Step17:单击 Generate
Step17:右击 Open IP_Example Design…
Step18:设置好 IP 的路径
Step19:创建完成后的工程
