奋斗的小孩系列 FPGA学习altera系列: 第五篇 Verilog HDL基础语法及三种建模方式_veriloghdl三大建模方式

奋斗的小孩系列 FPGA学习altera系列: 第五篇 Verilog HDL基础语法及三种建模方式

作者：奋斗的小孩 郝旭帅（转载请注明出处）

大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。

今天给大侠带来“FPGA学习系列altera"系列，持续更新。

此学习心得是本人之前所写，所用设计软件为Quartus II 13.1，现Quartus 新版本已更新到20+，以下仅供初学者学习参考。后续会更新其他系列，敬请关注。话不多说，上货。

第五篇 Verilog HDL基础语法及三种建模方式

在Verilog HDL语言中，可综合的语句（可以被综合成电路）并不多，本篇中着重介绍可综合语句，不可综合语句后续再来介绍。

模块（module）是verilog HDL设计当中的基本组成单元，每个设计都是由一个或者多个模块构成，为了能更好地完成设计，我们先来学习模块的写法。

注意：在设计当中，应该在英文状态下输入，否则将会出现语法错误。Verilog HDL 是区分大小写的。

模块必须以关键字module开始，以关键字endmodule结束，例：

module <模块名> (<端口名称，···，端口名称>)；

<端口方向> <端口类型> <端口位宽><端口名称>； ······ ······