LVDS电平标准与LCD屏的LVDS数据格式

LVDS，全称Low-Voltage Differential Signaling，即“低电压差分信号”，有两种含义（LVDS电平与LVDS协议），要根据具体的情况来区分对方说的是LCD屏的LVDS协议或者仅指LVDS电平标准。

举例：示波器测量的是LVDS电平，招聘网站上说的熟练掌握LVDS指的是LCD屏的LVDS协议

当然了，LCD屏的LVDS接口遵循LVDS电平标准。 

一、LVDS电平标准

TIA/EIA-644：

TIA/EIA-644 Standard-2001, “Electrical Characteristics of Low Voltage Differential Signaling (LVDS) Interface Circuits”

IEEE P1596.3--SCI(可扩展一致性接口)：

IEEE Standard 1596.3-1996, “IEEE Standard for Low-Voltage Differential Signals (LVDS) for Scalable Coherent Interface (SCI)”

延伸多点M-LVDS：

TIA/EIA-899 Standard , “ Electrical Characteristics of Multipoint-Low-Voltage Differential Signaling (M-LVDS) Interface Circuits for Multipoint Data Interchange”.

TIA/EIA-485-A Standard , “ Electrical Characteristics of Generators and Receivers for Use in Balanced Digital Multipoint Systems”.

1.1 LVDS信号

1.1.1 LVDS信号传输组成

　　LVDS信号传输一般由三部分组成，如图1所示：差分信号发送器，差分信号互联器，差分信号接收器。

差分信号发送器：将非平衡传输的TTL信号转换成平衡传输的LVDS信号。

差分信号互联器：包括联接线(电缆或者PCB走线)，终端匹配电阻。

差分信号接收器：将平衡传输的LVDS信号转换成非平衡传输的TTL信号。

1.1.2 差分电平传输原理

如上图所示，LVDS驱动器由一个驱动差分线对的电流源组成(通常电流为3.5mA)，LVDS接收器具有很高输入阻抗，因此驱动器输出的电流大部分都流过100Ω的匹配电阻，并在接收器的输入端产生大约350mV的电压。

驱动器的输入为两个相反的电平信号，四个nMOS管的尺寸工艺是完全相同的。当输入为“1”时，标号IN+的一对管子导通，另一对管子截止，电流方向如上图所示，并产生大约350mV的压降；反之，输入为“0”时，电流反向，产生大约350mV的压降。这样根据流经电阻的电流方向，就把要传输的数字信号(CMOS信号)转换成了电流信号(LVDS信号)。接受端可以通过判断电流的方向就得到有效的逻辑“1”和逻辑“0”状态从而实现数字信号的传输过程。

1.1.3 LVDS差分波形

示意图：差分信号输入差分波形与输出电压波形

• 对LVDS而言，一个信号线路为同相(即，逻辑1高电平，逻辑0低电平)，另一个信号线路为反相(即，与同相信号互补)。
• 两个信号线路之间的电压差称为差分电压，即 VOD（即，Output Differential Voltage）。
• VOD也是差分电压幅度的简写，可为正，也可为负， 或|VOD|。
• 两个信号线路各有一个最大电压摆幅|VOD|，以共模电压VOC（即，Output Common Voltage ）为中心。

1.1.4 LVDS差分输出电平范围

由上图可知:

• 输出共模电压范围为0~2.4V（其实，很多屏也支持3V与3.3V的共模电压）
• 在负载为100 Ω的情况 下，输出电压摆幅|VOD|最小为250 mV、最大为450 mV
• 低输出摆幅允许低功耗工作，并确保在跃迁较快时能够实现较高的数据速率
• 输出摆幅降低就意味着压摆率不会太大。 上升和下降时间通常在数百皮秒范围内，导致压摆率约为0.5V/ns至2.5V/ns

1.1.5 LVDS差分输入电平范围

LVDS差分输入电平范围需要参考各厂家的屏规格书，以具体的屏规格书举例如下：

LVDS波形

• VTH与VTL指的是差分信号输入的电压差对应的阈值
• 差分信号输入的电压差VID大于VTH（正电压），则输入逻辑1；
•  差分信号输入的电压差VID小于VTL（负电压），则输入逻辑0；

注意：这里没有指明最低的差分输入信号的电压差|VID|（估计是看具体情况吧，屏厂也不能完全确定，有时也取决于外部电路）。  

1.2 其他特点

其他特点1：低功耗

随着工作频率的増加，LVDS的电源电流仍保持平坦，而CMOS和GTL技术的电源电流则会随频率增加而呈指数上升，这得益于使用恒流线路驱动器。电流源把输出电流限制到约3.5mA(功耗约为1.2mW)，同时也限制跳变期间产生的任何尖峰电流。这样在得到高达1.5Gbps的高数据率的同时而不明显增加功耗。恒流驱动输出还能容忍传输线的短路或接地，而不会产生热问题。LVDS降低了终端电阻压降，因此还降低了电路的总功耗。

其他特点2：噪声性能好

LVDS产生的电磁干扰低。这是因为低电压摆幅、低边缘速率、奇模式差分信号，以及恒流驱动器的Is尖峰只产生很低的辐射。通过减小电压摆幅和电流能量，LVDS把场强减到了最小；

差分驱动器引入了奇模式传输，即等量方向相反的电流分别在传输线上传输，形成电流环路，使电流回路产生最低的电磁干扰；在差分信号的传输中，由于差分接受器只响应正负输入之差，因此当噪声同时出现在两个输入中时，差分信号的幅度并不受影响。

其他特点3：热插拔

恒流式驱动不会对系统造成任何损害，所以LVDS驱动器可以带电插拔，（即，LVDS屏线接口若无供电引脚，可以热插拔LVDS屏线）

其他特点4：具有故障保抑功能

LVDS接收器在内部提供了可靠性线路，保证在接收器输入悬空、接收器输入短路以及接收器输入处于驱动器三态输出或驱动器供电终止等情况下输出可靠(约定为“1”)，防止产生输出振荡。

二、LCD屏的LVDS数据格式

LVDS信号格式有两种，一种JEIDA的标准，一种是VESA的标准。

• 旧LCD屏有6bit的，常见的LCD屏是8bit，新一点的LCD屏是10bit。
• LVDS的一个Port是指一个差分时钟对与3/4/5个数据差分对的组合，LVDS屏可能有1/2/4个Port
• 每个像素时钟周期对应一个Port的一个像素
• 每个像素时钟周期对应一个数据差分对通道的7bit数据，也就是串行数据速率是像素时钟Pixel Clock的7倍

2.1 VESA：6/8/10bit屏

note:

• 时间从左T1到右T7增加
• T1=T2=T3=T4=T5=T6=T7=串行数据时钟周期
• T1+T2+T3+T4+T5+T6+T7=像素时钟周期

可见：VESA的10bit屏的接口兼容8bit与6bit的屏接口，8bit屏的接口兼容6bit的屏接口。

2.2 JEIDA：8/10bit屏

可见：JEIDA的10bit屏的接口不兼容8bit的屏接口 !!!

三、参考链接

LVDS屏的俩种接口：JEIDA&&VESA-CSDN博客

24Bit LVDS中的JEIDA和VESA标准差异-CSDN博客

浅谈LVDS | Frozen Sphere

LVDS和VX1详细介绍 - 道客巴巴

四、附件参考标准