FPGA电路逻辑的原理图方式设计与验证_fpga组合逻辑电路的设计与仿真验证

在Quartus II 9.0中 使用原理图的方式， 进行以下三个实验，把本科数字电路中熟悉的74系列集成电路， 在EDA工具中重新应用一次。

实验1：拼接 4-16译码器

• 用2片3-8 译码器拼接成4-16 译码器
• 仿真验证电路的正确性
• 注意观察输出信号的毛刺（竞争冒险）

实验步骤：

1.打开Quartus II 9.0，点击“File”——“New Project Wizard ”，新建一个项目；

2.项目建立完成后，点击“New File”——“Block Diagram/Schematic”,建立空白原理图文件，双击BDF空白处，添加组件符号。原理图如下：

3.点击“Processing”——“start compilation”或者直接点小三角快捷图标，进行编译，并检查是否有错误；

4.检验无误后，点击“New File”——“Vector Waveform File”，新建一个vwf矢量波形仿真文件，使用NodeFinder向其中添加要观察的管脚，并给需要添加输入波形的管脚添加波形；

5.保存vwf文件后，点击“Settigs”，添加路径；

6.点击“Processing”——“start simulation”或者直接点上方仿真快捷图标；

7.由上图波形可以看出波形中某些地方存在毛刺，这些地方就产生了竞争与冒险。

实验2A ： 设计M=12的计数器

• 用161计数器芯片，设计一个M=12的计数器
• 上电后，对CLK信号，从0顺序计数到11，然后回绕到0
• 当计数值为11的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0
• 用波形仿真观察电路结果

1.原理图：

2.仿真图

实验2B ： 设计M=20的计数器

• 用161计数器芯片，设计一个M=20的计数器， 可以用多片
• 上电后，对CLK信号，从0顺序计数到19，然后回绕到0
• 当计数值为19的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0
• 用波形仿真观察电路结果

1原理图：

2.仿真图：