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Quartus II——基于Verilog HDL的数字秒表设计_quartus ii数字秒表
作者：羊村懒王 | 2024-06-01 23:52:21
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quartus ii数字秒表
一、实验内容
- 用Verilog HDL设计一个数字跑表，所需引脚和功能如下所示：
二、实验过程
（一）建立工程
(二)添加设计文件
- 选择Verilog文件：
- 代码：
module n_clk_top(
input clk,
input reset,
input pause,
output reg [3:0] msh, //百秒十位
output reg [3:0] msl, //百秒个位
output reg [- 1
- 2
- 3
- 4
- 5
- 6
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