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数字IC基础专栏https://blog.csdn.net/weixin_45791458/category_12365795.html?spm=1001.2014.3001.5482
目前,国际主流的EDA软件供应商主要有Synopsys、Cadence、Siemens EDA(原Mentor Graphics)公司。他们都有各自独立的设计流程与相应的工具,也都提供了独立的ASIC设计完整解决方案。近几年,我国EDA行业进入迅速增长的关键阶段,以华大九天、概论电子、芯愿景、国微集团等为代表的国产EDA厂商,在国内EDA市场也具有了一定的影响力。2023年由东南大学牵头组建的EDA领域首个国家技术创新中心获批,成为我国集成电路设计领域第一个国家技术创新中心。表1列举了部分公司的SOC设计流程,以及各设计周期中的主要EDA工具产品。
表1 部分公司的SOC设计流程中的主要EDA工具
主流程 | 工具分类 | 工具 | 供应商 |
仿真与验证 | Digital Simulator | Incisive Enterprise Simulator | Cadence |
VCS | Synopsys | ||
Questa/Modelsim | Siemens EDA | ||
ISE Simulator/Vivado Simulator | Xilinx | ||
Equivalence Check | Encounter Conforma | Cadence | |
Formality | Synopsys | ||
Questa SLEC | Siemens EDA | ||
Waveform Viewer | LTspice | Analog Devices | |
Analog Simulator | HSPICE, NANOSIM | Synopsys | |
Incisive | Cadence | ||
Empyrean ALPS | 华大九天 | ||
Eldo | Siemens EDA | ||
LTspice | Analog Devices | ||
RTL code Coverage | VCS | Synopsys | |
VN-Cover | TransEDA | ||
HDL Score | Innoveda | ||
RTL Syntax and SRS Checker | Catapult Design Checker | Siemens EDA | |
Leda | Synopsys | ||
C++ Based System Testbench | Nucleus C++ | Siemens EDA | |
综合 | Clock Gating | Power Compiler | Synopsys |
RTL Synthesis | Design Compiler | Synopsys | |
Physical Synthesis | Encounter | Cadence | |
Physical Compiler | Synopsys | ||
物理设计 | Floor Plan | Design Compiler Graphical | Synopsys |
IC Compiler Ⅱ | Synopsys | ||
Cell Place and Route | Olympus-Soc | Siemens EDA | |
IC Compiler Ⅱ | Synopsys | ||
Astro | Synopsys | ||
Clock Tree Synthesis | PowerCentric | Cadence | |
Astro | Synopsys | ||
Scan Chain Reorder | Silicon Ensemble | Cadence | |
Signal Integrity | Celtic NDC | Cadence | |
PrimeTime | Synopsys | ||
IR Drop/Electromigration | Astro Rail | Synopsys | |
RC Extraction | HyperExtract(2.5-D) | Cadence | |
Empyrean RCExplorer | 华大九天 | ||
Calibre xRC | Siemens EDA | ||
Star-RCXT | Synopsys | ||
LVS & DRC | Calibre nmDRC | Siemens EDA | |
Hercules | Synopsys | ||
Empyrean Argus | 华大九天 | ||
Guardian | Silvaco | ||
时序和功耗检查 | Static Timing Analysis | PrimeTime | Synopsys |
Cell Level Power | PrimePower | Synopsys | |
Transistor Level Timing | PathMill | Synopsys | |
Transistor Level Power | PowerMill | Synopsys | |
Timing Check & Analysis | ICExplorer-XTime | 华大九天 | |
Dynamic Timing Analysis | NC-Verilog/Verilog-XL | Cadence | |
VCS | Synopsys | ||
全定制设计 | Schematic Capture | Composer | Cadence |
Spice Netlister | Cadence/MICA direct | Cadence | |
Layout Editor | Enterprise | Synopsys | |
Tanner Ledit IC | Siemens EDA | ||
Empyrean Aether | 华大九天 | ||
Virtuoso | Cadence | ||
可测性设计 | ATPG | Fastscan | Siemens EDA |
TetraMAX | Synopsys | ||
Boundary scan | Tessent Boundary Scan | Siemens EDA | |
BSD Compiler | Synopsys | ||
scan Insertion | DFT Advisor | Siemens EDA | |
DFT Compiler | Synopsys | ||
Memory BIST | Tessent MemoryBIST | Siemens EDA | |
SOC BIST | Synopsys | ||
RTL-to-GDSII | RTL-to-GDSII | SOC Encounter | Cadence |
Innovus Implementation System | Cadence | ||
Galaxy/IC Compiler | Synopsys | ||
ESL | System Level Design & Simulation | Helium Virtual and Hybrid Studio | Cadence |
Catapult | Siemens EDA | ||
System Architect | Siemens EDA | ||
Vista | Siemens EDA |
这些工具都有自己的特点和特长,有一些已经成为工业界的标准。例如,Synopsys的静态时序分析工具Primetime、晶体管级电路模拟仿真软件HSPICE、逻辑综合工具Design Compiler、Cadence的全定制芯片流程软件包ICFB,以及Siemens EDA的DRC&LVS工具Calibre。设计公司应该在设计之前根据自己的需求确定所要使用的工具。
目前,随着EDA软件功能越来越强,各大EDA公司都已推出了RTL到GDSII的完整工具包。这样大大减少了使用不同工具所带来的数据格式不同等问题,如Synopsys的Galaxy平台、Cadence公司的SOC Encounter、Innovns Implementation System等。
以上内容来源于《SOC设计方法与实现》
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