verilog异步复位jk触发器_以不变应万变的异步FIFO面试宝典（二）

作者：黑客灵魂 | 2024-08-19 02:19:13

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异步fifo复位选择写时钟域复位还是读时钟域复位

异步FIFO面试宝典(二)

上一期为童鞋们带来了FIFO工作的基本原理，本期将继续与各位童鞋探讨FIFO类面试相关问题。首先让我们回顾一下上一期的课后思考题：

如果读时钟域速度较快、写时钟域速度较慢(或者写、读时钟域速度相差较大)会出现什么情况？

‍ ‍ 背景知识补充：假设存在两个时钟域CLKA和CLKB，信号从CLKA时钟域传输到CLKB时钟域，CLKA时钟周期为CLKB时钟周期两倍，且此处电路为同步电路(即所有触发器的状态的变化都与所加的时钟脉冲信号同步)如下图所示。

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此时不难发现CLKA时钟域的逻辑变化时间点1、2、3，在CLKB时钟域总有时钟上升沿能采样CLKA时钟域的1、2、3节点的变化。

如果CLKA时钟域与CLKB时钟域时钟周期相反，即CLKB时钟周期为CLKA时钟周期的两倍，如下图所示。

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