芯动力——硬件加速设计方法学习笔记（第二章）高质量VerilogHDL描述方法（3）模块复用、流水线、乒乓操作_verilog模块复用

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芯动力——硬件加速设计方法学习笔记（第一章）概述
芯动力——硬件加速设计方法学习笔记（第二章）高质量VerilogHDL描述方法（1）
芯动力——硬件加速设计方法学习笔记（第二章）高质量VerilogHDL描述方法（2）

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前言

打卡继续学习，虽然学的很慢，也是很基础的东西，但是相信自己坚持下来一定可以的！
这一节讲的是RTL设计的通用原则，RTL设计评判标准有很多。

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一、面积与速度互换

满足时序、工作频率的要求更重要一些，所以当两者发生冲突时，应采用速度优先的原则
主要技巧：模块复用、乒乓操作、串并转换

1、模块复用

2、乒乓操作

（1）应用于流水线式算法，完成数据的无缝缓冲与处理
从输入输出来看，数据都是连续不断的
（2）节约缓冲区空间

（3）达到用低速模块处理高速数据流的效果（实际上是串并转换）
0-5ms：读取500k数据
5-10ms：往后写500k数据，从0开始读500k数据
10-20ms：DPRAM2重复上述操作
20-25ms：读取500k数据
25-30ms：往后写500k数据，从0开始读500k数据
到此DPRAM1的数据被完全覆盖，花费时间为20ms，数据量为1Mb。
所以端口C1的处理数据速率为1Mb/20ms=50Mbps，是输入数据速率的一半，实现了低速设备处理高速数据。

3、流水线：插入寄存器

电路最高工作频率：取决于最长的组合逻辑电路的延时值
数据传播时，在某一个时刻，该路径下许多电路逻辑单元都没有工作，电路效率很低



四级流水线传输N个数据的时间：4Tpipe+（N-1）Tpipe=（N+3）Tpipe

优点：
（1）大部分电路同时进行计算，提高数据计算量
（2）每一部分延时很小，可以使用更快的时钟

缺点：
太多寄存器的插入会导致芯片面积增加，布线困难，时钟偏差增加

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总结

今天学习了三种方法，面积换速度、乒乓操作、流水线处理。