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基于 Xilinx Zynq-7015,双Cortex-A9+FPGA全可编程处理器;PS部分(ARM)与PL部分(FPGA)之间采用AXI高速片上总线通信,吉比特级带宽,突破传统ARM+FPGA架构的通信瓶颈,通过PL部分(FPGA)灵活配置丰富的外设接口,如串口、以太网口、视频接口等,可满足工业以太网等应用的拓展性需求。
接口图:
资源及参数:
项目 | 参数 |
---|---|
CPU资源 | 基于高性能双核ARM Cortex-A9处理系统 |
每核心一NEON协处理器 | |
最高支持766MHz主频 | |
两级高速缓存(每核心32KB I-Cache 32KB D-Cache 一级缓存,两核心共享512KB二级缓存) | |
256KB 片上 RAM | |
外部动态存储器支持DDR3,DDR3L,DDR2,LPDDR2 | |
外部静态存储器支持2xQSPI,NAND,NOR | |
外围接口支持: | |
2x UART, 2x CAN 2.0B, 2x I2C, 2x SPI, 4x 32b GPIO | |
2x USB 2.0 (OTG), 2x Tri-mode Gigabit Ethernet, 2x SD/SDIO | |
8个DMA通道(其中4个PL专用) | |
支持加解密、授权(RSA/AES,SHA),安全启动 | |
内存 | 1GB DDR3 SDRAM(512MB*2) |
Flash | 4GB eMMC |
QSPI 默认32MB/16MB | |
PHY | 1路千兆SGMII以太网PHY |
1路USB 2.0 ULPI PHY | |
看门狗 | 外置看门狗电路 |
指示灯 | 一个电源指示灯(蓝色),一个FPGA烧写完成指示(红色)和一个用户指示灯(绿色) |
扩展信号:
项目 | 参数 |
---|---|
Ethernet | 1路千兆网口(PS Ethernet 0) |
USB | 1路USB OTG2.0 (PS USB 0) |
UART | PS端最多2路UART(由PS_MIO端口复用引出);通过PL端用户可自行扩展。 |
I2C | PS端最多2路I2C(由PS_MIO端口复用引出);通过PL端用户可自行扩展。 |
CAN | PS端最多2路CAN(由PS_MIO端口复用引出);通过PL端用户可自行扩展。 |
SPI | PS端最多1路SPI(由PS_MIO端口复用引出);通过PL端用户可自行扩展。 |
ADC | 1路独立差分ADC,另16个ADC通道可从PL引脚引出。 |
SDIO | 1路SDIO(PS SDIO 0),接TF卡。 |
PL端Bank13 | 共37 Pin,可最多配置成18对差分信号及1个单端信号或37个单端信号。 |
PL端Bank34 | 共50 Pin,可最多配置成24对差分信号及2个单端信号或50个单端信号。 |
PL端Bank35 | 共50 Pin,可最多配置成24对差分信号及2个单端信号或50个单端信号。 |
PL 端Bank112 | 4x GTP 串行收发器信号,2x 差分参考时钟输入信号。 |
来源米尔电子
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