Verilog中 时钟分频（偶数）的代码实现

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描述

输入描述：

输出描述：

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描述

请使用D触发器设计一个同时输出2/4/8分频的50%占空比的时钟分频器

注意rst为低电平复位

信号示意图：

波形示意图：

输入描述：

输入信号 clk rst 
类型 wire

输出描述：

输出信号 clk_out2 clk_out4 clk_out8
类型  wire

代码如下：

（CSDN代码块不支持Verilog，代码复制到notepad++编辑器中，语言选择Verilog，看得更清楚）

`timescale 1ns/1ns
 
module even_div
    (
    input     wire rst ,
    input     wire clk_in,
    output    wire clk_out2,
    output    wire clk_out4,
    output    wire clk_out8
    );
//*************code***********//
reg clk2,clk4,clk8;
always@(posedge clk_in or negedge rst)begin
    if(!rst)
        clk2<=1'd0;
    else
        clk2<=~clk2;
end
always@(posedge clk2 or negedge rst)begin
    if(!rst)
        clk4<=1'd0;
    else
        clk4<=~clk4;
end
always@(posedge clk4 or negedge rst)begin
    if(!rst)
        clk8<=1'd0;
    else
        clk8<=~clk8;
end
assign clk_out2 = clk2;
assign clk_out4 = clk4;
assign clk_out8 = clk8;
//*************code***********//
endmodule