（80）时序约束:[set_max_delay约束]_set max delay

（80）时序约束:[set_max_delay约束]

1 本节目录

1.1 本节目录
1.2 基本时序约束概念
1.3 时序约束:[set_max_delay约束]
1.4 结束语

2 基本时序约束概念

A、约束是FPGA设计中所不可缺少的，通过它可以指定设计各方面的设计要求，一般常见的是包括引脚位置约束、区域约束、时序约束、电平约束等几个方面。
B、时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序要求，知道综合和布局布线截断的优化算法等；
C、布局布线约束：主要指定芯片I/O引脚位置和知道软件正在芯片特定的物理区域进行布局布线；
D、其他约束：指的是目标芯片型号，接口位置和电气特性等约束属性。
E、理解约束的目的为设计服务，是为了保证设计满足时序要求，指导FPGA工具进行综合和实现，约束是Vivado等工具努力实现的目标。
F、同步时钟与异步时钟介绍
（1）同步时钟：两个是时钟之间的相位关系是可预测的，那么这两个时钟是同步时钟。
（2）异步时钟：无法判定两个时钟间相位关系时，则可以称这两个时钟为异步时钟(asynchronous clocks)。两个来自不同晶振的时钟，一定是异步时钟。
（3）不可扩展时钟：当两个时钟无法保证在1000个时钟周期内重新对齐，则认为这两个时钟是不可扩展时钟。在进行时钟约束时，这两个时钟可以认为时异步时钟。

3 时序约束:[set_max_delay约束]

（1）set_max_delay概述
A、跨时钟域的异步信号一般可以使用set_cl