sha3算法verilog设计及modelsim仿真_verilog实现sha项目

在工程中:

keccak.v 为顶层文件，分别调用下面几个文件，f_permutation.v、padder1.v、rconst2in1.v、round2in1.v、padder1.v。

test_keccak.v为仿真代码。

在仿真代码test_keccak.v中，仿真控制输入， reg [63:0] in;为输入，wire [511:0] out;为输出端。

在仿真代码中通过对输入的参数进行控制，实现对算法输入控制的变化，通过仿真波形图来观察输出端。

下面是工程截图与仿真截图：


顶层代码如下：

module keccak(clk, reset, in, in_ready, is_last, byte_num, buffer_full, out, out_ready);
input clk, reset;
input [63:0] in;
input in_ready, is_last;