小梅哥Xilinx FPGA学习笔记11——亚稳态_xilinx官方文档亚稳态

目录

一 前言

1.1 亚稳态介绍

1.2 亚稳态发生原因

1.3 亚稳态发生场合

二、亚稳态的危害

三、如何消除亚稳态

四、其他补充

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一 前言

1.1 亚稳态介绍

       亚稳态就是D触发器输入信号在其数据窗口期内发生变化，导致D触发器的输出进入一段时间的不稳定状态，有可能发生振荡，并最终随机稳定在高电平或者低电平。

1.2 亚稳态发生原因

       如图所示，当 Clk 时钟信号上升沿踩到 D信号的变化间隙时，此时输出的 Q信号就会出现亚稳态，其输出信号就会出现震荡、毛刺或者固定在某一电压值，而不是等于 D 端输入的值，经过震荡之后，Q 端会输出 0 或者 1。在信号输入到寄存器的时候，建立时间Tsu和保持时间Th不满足条件的时候就会出现亚稳态。

建立时间：

时钟信号上升沿到来之前，输入信号数据需要维持一定时间的稳定状态，这个“一定时间”就是建立时间。

                                   

保持时间：

时钟信号上升沿到来之后，输入信号数据也需要保持一定时间的不变，这个“一定时间”就是保持时间。如上图所示，在时钟信号上升沿到输出信号出现毛刺时，这段时间为寄存器的延时时间 Tco。

Q端输出的信号不稳定的状态时间称为决断时间Tmet，因为在这段时间要决断接下来为 1 还是 0。

1.3 亚稳态发生场合

       只要系统中有异步信号，亚稳态就是无法避免的，亚稳态主要发生在异步信号检测、跨时钟域信号传输以及复位电路等常用设计中。异步信号就是信号的驱动端，或者说说发送方，不是和信号的接收端由同个时钟域的时钟驱动。这样，这个信号什么时候会发生变化，完全是未知的，不可控的。这样的信号，是有一定概率在接收该信号的D触发器的数据窗口期内发生变化的。

二、亚稳态的危害

       如何亚稳态不解决，这个亚稳态会一直向下面传播，如果后面是一堆组合逻辑，这个亚稳态就会消除不掉，会一直抖动，这样就会严重影响数据提取和处理，亚稳态的存在也会影响其他逻辑对该信号的值的判断，导致其他D触发器的结果发生错乱，因此要消除亚稳态。

三、如何消除亚稳态

       需要使用到寄存器，为什么要用寄存器呢？因为寄存器本身就具有稳定亚稳态的作用，因此经过一个寄存器，亚稳态就会好很多，因为经过一个寄存器后，它的抖动时长即决断时间Tmet会缩短，因此会采用多个寄存器的方式，也就是通常说的多打几拍。如下图所示：

       上面通过使用2级或更多的D触发器打拍的方式，降低亚稳态的传播，让后续其他各个逻辑在使用该信号时，使用的都是同样且稳定的值。

四、其他补充

       如果单比特信号从高速时钟域同步到低俗时钟域，如果采用打拍的方式，会出现数据漏采的情况，所以一般使用脉冲同步或者握手信号的方式实现信号的同步。但是多比特信号如果经过跨时钟域处理时，一般会进行格雷码的编码，然后进行打拍处理，或者使用FIFO、RAM来进行数据的同步。