自定义AXI总线形式SPI接口IP核，点亮OLED

一、前言

　　最近花费很多精力在算法仿真和实现上，外设接口的调试略有生疏。本文以FPGA控制OLED中的SPI接口为例，重新夯实下基础。重点内容为SPI时序的RTL设计以及AXI-Lite总线分析。当然做些项目时可以直接调用Xilinx提供的SPI IP核，这里仅出于练习的目的考虑。

二、接口时序分析

 　　本项目用的OLED型号为UG-2832HSWEG04，核心控制器是SSD1306。该芯片支持并口、I2C以及SPI接口，这里采用4线SPI作为数据总线。4线SPI接口包括：

SCLK:串行时钟，SSD1306上升沿采集数据

SDIN:串行数据输入，数据顺序为MSB

D/C:数据命令控制，高电平为数据，低电平为控制命令

CS:片选信号，低电平有效

时序图如下：

 　　片选信号有效期间，每第8个时钟周期上升沿时刻，控制芯片会采样D/C并同时将进入的一字节数据写入到显示缓存GDDRAM或控制寄存器中。

　　根据datasheet中的AC Characteristics中参数，选择SPI串行时钟周期为200ns，占空比为50%以保证足够的时序裕量。此时传输速率为：5MHZ/8 = 625KHZ。

三、SPI接口模块设计

 　　根据上述分析，很容易可以设计出用于传输数据或命令的SPI时序接口模块。接口定义如下：

用户侧：clk rst_n com din busy，依次是系统时钟，复位，指令信号（1为发送控制信息，2则发送数据），待传输字节以及忙等待指示。

外设侧：SCLK SDIN CS D/C

　　逻辑状态分为：IDLE SEND和DONE，具体时序如下：

　　直接对照上图编写HDL：

`timescale 1ns / 1ps

module spi_4wire#(parameter DIV_CYC = 20)
(
    //本地接口
    input clk,//100MHZ
    input rst_n,
    input [2-1:0] com,//1发送控制信息，2发送数据 其他无效
    input [8-1:0] din,
    output busy,
    //芯片侧接口
    output reg sclk = 0,
    output reg sdin = 0,
    output reg cs = 1'b1,
    output reg dc = 0//1是数据，0是控制命令
    );
//**************************参数定义********************************************
    function integer clogb2 (input integer bit_depth);
      begin
        for(clogb2=0; bit_depth>0; clogb2=clogb2+1)
          bit_depth = bit_depth >> 1;
      end
    endfunction

localparam DIV_CNT_W = clogb2(DIV_CYC-1),
           BIT_CNT_W = clogb2(8-1);

localparam  IDLE = 0 ,
            SEND = 1 ,
            DONE = 2 ;       

//************************变量定义****************************************
reg [ (DIV_CNT_W-1):0]  div_cnt =0    ;
wire        add_div_cnt ;
wire        end_div_cnt ;
reg [ (BIT_CNT_W-1):0]  bit_cnt =0    ;
wire        add_bit_cnt ;
wire        end_bit_cnt ;
reg [2-1:0] state_c = IDLE,state_n = IDLE;
wire idle2send,send2done,done2idle;
reg [8+2-1:0] data_tmp = 0;
wire din_vld;
wire start_send;
reg busy_flag = 0;
//************************逻辑****************************************
//sclk时钟分频 T:10ns --> 200ns 20倍
//分频计数器
always @(posedge clk or negedge rst_n) begin 
    if (rst_n==0) begin
        div_cnt <= 0; 
    end
    else if(add_div_cnt) begin
        if(end_div_cnt)
            div_cnt <= 0; 
        else
            div_cnt <= div_cnt+1 ;
   end
end
assign add_div_cnt = (1);
assign end_div_cnt = add_div_cnt  && div_cnt == (DIV_CYC)-1 ;

//比特计数器
always @(posedge clk or negedge rst_n) begin 
    if (rst_n==0) begin
        bit_cnt <= 0; 
    end
    else if(add_bit_cnt) begin
        if(end_bit_cnt)
            bit_cnt <= 0; 
        else
            bit_cnt <= bit_cnt+1 ;
   end
end
assign add_bit_cnt = (state_c == SEND && end_div_cnt);
assign end_bit_cnt = add_bit_cnt  && bit_cnt == (8)-1 ;

//控制状态机
always @(posedge clk or negedge rst_n) begin 
    if (rst_n==0) begin
        state_c <= IDLE ;
    end
    else begin
        state_c <= state_n;
   end
end

always @(*) begin 
    case(state_c)  
        IDLE :begin
            if(idle2send ) 
                state_n = SEND ;
            else 
                state_n = state_c ;
        end
        SEND :begin
            if(send2done ) 
                state_n = DONE ;
            else 
                state_n = state_c ;
        end
        DONE :begin
            if(done2idle ) 
                state_n = IDLE ;
            else 
                state_n = state_c ;
        end
        default : state_n = IDLE ;
    endcase
end

assign idle2send  = state_c==IDLE && (end_div_cnt && data_tmp[10-1 -:2] != 0);
assign send2done  = state_c==SEND && (end_bit_cnt);
assign done2idle  = state_c==DONE && (end_div_cnt);


//输入命令/数据寄存
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        data_tmp <= 0;
    end
    else if(din_vld)begin
        data_tmp <= {com,din};
    end
    else if(done2idle)begin
        data_tmp <= 0;
    end
end

assign din_vld = busy_flag == 1'b0 && com != 2'd0;

//SPI输出信号
always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        sdin <= 0;
    end
    else if(add_bit_cnt)begin
        sdin <= data_tmp[8-1-bit_cnt];
    end
end

always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        cs <= 1'b1;
    end
    else if(start_send)begin
        cs <= 0;
    end
    else if(done2idle)begin
        cs <= 1'b1;
    end
end

assign start_send = add_bit_cnt && bit_cnt == 0;

always  @(posedge clk or negedge rst_n)begin
    if(rst_n==1'b0)begin
        dc <= 1'b0;