读写AXI4接口RAM的简单示例_vivado axi ram

之前看了AXI4总线协议几个月之后又忘了，一直在寻找比较合适上手的稍微简单的AXI4读写的RTL，找过AXI VIP，这里面东西太全了，并且vivado仿真跑起来之后要很久才能加载波形，遂弃。详情可见赛灵思这个网站：Xilinx Customer Community

辗转终于找到一个较为简单的示例，出自正点原子的AXI读写DDR3的工程。由于接口都是一样的，故本人将DDR3直接替换成带有AXI4接口的RAM，该RAM通过block memory generator生成，在接口选项中直接选择AXI4接口，如下所示。

 整个工程上传百度云，获取地址如下。

本工程用vivado2016.4创建，但是后来又用vivado2018.3打开过，所以再次用vivado2016.4打开时会提示本工程仅为read-only。

注意：vivado2020.1仿真AXI总线，会闪退，不要用vivado2020.1版本。

链接：https://pan.baidu.com/s/1yeH0449Gx3DZSNMp-N0xeQ 
提取码：jy5g