FPGA在校学习记录系列---实验2八线三线编码器并仿真（Verilog HDL）_83线优先编码器仿真

此系列记录FPGA在学校的学习过程。

FPGA系列
需要用到的软硬件：
软件：Quartus II 15.0 (64-bit)

硬件：
5CEBA4F23C7芯片

创建工程在上一个文章

链接:
FPGA在校学习记录系列—新建一个FPGA工程编写程序并仿真（Verilog HDL）
创建工程名：coder8_3

8线3线编码器真值表

打开好创建的工程

在.v文件中添加需要实现的代码

//code8_3.v文件
module coder8_3(a,b);
	input a;
	output b;
	wire [7:0] a;
	reg [2:0] b;
	always@(a or b)
	begin:coder8_3
		 case (a)    
			8'b10000000:b=3'b000;
			8'b01000000:b=3'b001;
			8'b00100000:b=3'b010;
			8'b00010000:b=3'b011;
			8'b00001000:b=3'b100;
			8'b00000100:b=3'b101;
			8'b00000010:b=3'b110;
			8'b00000001:b=3'b111;	
		endcase
	end
endmodule
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根据上面的链接文章步骤生成.vt文件，并在启动项里添加初始值

//code8_3.vt文件(写在启动里面)
initial                                                
begin                                                  
// code that executes only once                        
// insert code here --> begin                          
   a=8'b10000000;
	#100
	a=8'b01000000;
	#100
	a=8'b00100000;
	#100
	a=8'b00010000;
	#100
	a=8'b00001000;
	#100
	a=8'b00000100;
	#100
	a=8'b00000010;
	#100
	a=8'b00000001;
	
// --> end                                             

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实验仿真结果

（仿真步骤在第一篇文章）