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使用 FPGA 播放音频（一）_fpga 音频处理

作者：我家自动化 | 2024-03-30 10:32:13

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fpga 音频处理

55c325504440a2ed3afa89b635322395.png

让我们看一下I2S规范，并尝试用FPGA播放音频文件。

开篇第一步

Inter-IC Sound Interface（简称I2S）是由飞利浦公司开发，用于通过不同IC之间的串行接口（例如从处理器到DAC）传输数字音频数据。该接口使用以下信号进行数据传输：

  • SCK （串行时钟）——用于数据传输的时钟。

  • SD （串行数据）- 每个数据字的各个位通过该线传输。

  • WS （字选择）- 定义传输数据字的长度。它用于标记右或左音频通道。

仅音频数据通过 I2S 传输。附加数据（例如各个总线用户的配置）通过其他接口传输。数据传输总是在两个总线之间沿一个方向进行，其中一路总线必须充当主机并负责生成时钟信号。在由多个发送器和接收器组成的复杂系统中，时钟信号由外部总线主控器生成，并且相应的发送器生成数据。

1fbe0308a45b882c291b8fb8d96909f9.png

所有数据均以二进制补码和 MSB 优先的方式传输。如果接收方和发送方的字宽存在正差（即一方的字宽小于另一方的字宽），则剩余位填充0。根据规范，数据可以同步于正时钟沿或负时钟沿，从而数据总是在负时钟沿读入。

WS信号选择活动通道，并将低或高相位内的所有数据分配给相应的通道：

  • WS = 0 – 通道 1（左）

  • WS = 1 – 通道 2（右）

‌WS信号必须在下一个数据字的 MSB 之前的一个时钟周期发生变化，以便接收器可以将数据读入正确的通道。WS信号的时钟频率通常对应于音频信号的采样频率。

b0dc0282b5ad045d72cd514b9bc5d7f8.png

在这篇文章中，展示如何设计一个简单的 I2S 发射器，并使用 CS4344 立体声 D/A 转换器通过扬声器输出恒定的声音。

ee7140cf96f6af7fd68c6a0111ed9e4b.png

要输出的声音将存储在 FPGA 的block memory中，并由发送器读出，并将数据发送到 D/A 转换器。整个项目分为三个部分，将逐步讨论：

  • 集成系统时钟和I2S模块的Top设计

  • 集成ROM和I2S发送器的I2S模块

  • I2S发送器

I2S发送器

设计的最底层应该是 I2S 发送器，其任务是通过 I2S 接口发送各个数据字。

ca4f1561c9aff759076e5a5a32b46582.png

该框图产生了以下发送器：

  1. entity I2S_Transmitter is
  2.     Generic (   WIDTH   : INTEGER := 16
  3.                 );
  4.     Port (  Clock   : in STD_LOGIC;
  5.             nReset  : in STD_LOGIC;
  6.             Ready   : out STD_LOGIC;
  7.             Tx      : in STD_LOGIC_VECTOR(((2 * WIDTH) - 1) downto 0);
  8.             LRCLK   : out STD_LOGIC;
  9.             SCLK    : out STD_LOGIC;
  10.             SD      : out STD_LOGIC
  11.             );
  12. end I2S_Transmitter;

数据字的大小通过WIDTH参数定义。

三级状态机控制发送器，描述如下：

  1. architecture I2S_Transmitter_Arch of I2S_Transmitter is
  2.  
  3.     type State_t is (State_Reset, State_LoadWord, State_TransmitWord);
  4.  
  5.     signal CurrentState     : State_t      := State_Reset;
  6.  
  7.     signal Tx_Int  : STD_LOGIC_VECTOR(((2 * WIDTH) - 1) downto 0)  := (others => '0');
  8.     signal Ready_Int        : STD_LOGIC    := '0';
  9.     signal LRCLK_Int        : STD_LOGIC    := '1';
  10.     signal SD_Int           : STD_LOGIC    := '0';
  11.     signal Enable           : STD_LOGIC    := '0';
  12.  
  13. begin
  14.  
  15.     process
  16.         variable BitCounter : INTEGER := 0;
  17.     begin
  18.         wait until falling_edge(Clock);
  19.  
  20.         case CurrentState is
  21.             when State_Reset =>
  22.                 Ready_Int <= '0';
  23.                 LRCLK_Int <= '1';
  24.                 Enable <= '1';
  25.                 SD_Int <= '0';
  26.                 Tx_Int <= (others => '0');
  27.                 CurrentState <= State_LoadWord;
  28.             when State_LoadWord =>
  29.                 BitCounter := 0;
  30.                 Tx_Int <= Tx;
  31.                 LRCLK_Int <= '0';
  32.                 CurrentState <= State_TransmitWord;
  33.             when State_TransmitWord =>
  34.                 BitCounter := BitCounter + 1;
  35.                 if(BitCounter > (WIDTH - 1)) then
  36.                     LRCLK_Int <= '1';
  37.                 end if;
  38.                 if(BitCounter < ((2 * WIDTH) - 1)) then
  39.                     Ready_Int <= '0';
  40.  
  41.                     CurrentState <= State_TransmitWord;
  42.                 else
  43.                     Ready_Int <= '1';
  44.  
  45.                     CurrentState <= State_LoadWord;
  46.                 end if;
  47.                 Tx_Int <= Tx_Int(((2 * WIDTH) - 2) downto 0) & "0";
  48.                 SD_Int <= Tx_Int((2 * WIDTH) - 1);
  49.         end case;
  50.         if(nReset = '0') then
  51.             CurrentState <= State_Reset;        
  52.         end if;
  53.     end process;
  54.     Ready <= Ready_Int;
  55.     SCLK <= Clock and Enable;
  56.     LRCLK <= LRCLK_Int;
  57.     SD <= SD_Int;
  58. end I2S_Transmitter_Arch;

复位期间，输出信号被置位，SCLK时钟被停用。复位后，机器从State_Reset状态变为State_TransmitWord状态。在此状态下，机器Tx_Int通过 I2S 接口传输缓冲区的内容。

一旦开始传输最后一个数据位，Ready就设置为表示传输结束并准备好接受新数据。然后机器更改为 stateState_LoadWord状态，其中发送缓冲区填充有新的数据字并开始新的传输。

I2S模块

I2S 模块使用 I2S 发送器将数据从 ROM 传输到 D/A 转换器。

1ae9065f6d2a53bdeefd25571c9fef1e.png

具有以下代码：

  1. entity I2S is
  2.     Generic (   RATIO   : INTEGER := 8;
  3.                 WIDTH   : INTEGER := 16
  4.                 );
  5.     Port (  MCLK     : in STD_LOGIC;
  6.             nReset   : in STD_LOGIC;
  7.             LRCLK    : out STD_LOGIC;
  8.             SCLK     : out STD_LOGIC;
  9.             SD       : out STD_LOGIC
  10.             );
  11. end I2S;

参数RATIO 定义了SCLK与MCLK WIDTH的比率以及每个通道的数据字的宽度。

除了 I2S 发送器之外，该模块还使用 ROM，该 ROM 可以通过block memory生成器创建并填充数据。两者都可以使用 Vivado 的 IP 来完成。

99f562fb03b58d7d7736c28c7a79ef9e.png

最后，通过其他选项使用正弦信号 coe 文件（参见附件）对 ROM 进行初始化。

I2S 模块使用状态机从 ROM 读取数据并将其传输到 I2S 发送器。

  1. architecture I2S_Arch of I2S is
  2.  
  3.     type State_t is (State_Reset, State_WaitForReady, State_IncreaseAddress, State_WaitForStart);
  4.  
  5.     signal CurrentState : State_t    := State_Reset;
  6.  
  7.     signal Tx  : STD_LOGIC_VECTOR(((2 * WIDTH) - 1) downto 0)      := (others => '0');
  8.     signal ROM_Data : STD_LOGIC_VECTOR((WIDTH - 1) downto 0)       := (others => '0');
  9.     signal ROM_Address  : STD_LOGIC_VECTOR(6 downto 0)             := (others => '0');
  10.  
  11.     signal Ready        : STD_LOGIC;
  12.     signal SCLK_Int     : STD_LOGIC                                         := '0';
  13.  
  14.     component I2S_Transmitter is
  15.         Generic (   WIDTH   : INTEGER := 16
  16.                     );
  17.         Port (  Clock   : in STD_LOGIC;
  18.                 nReset  : in STD_LOGIC;
  19.                 Ready   : out STD_LOGIC;
  20.                 Tx      : in STD_LOGIC_VECTOR(((2 * WIDTH) - 1) downto 0);
  21.                 LRCLK   : out STD_LOGIC;
  22.                 SCLK    : out STD_LOGIC;
  23.                 SD      : out STD_LOGIC
  24.                 );
  25.     end component;
  26.  
  27.     component SineROM is
  28.         Port (  Address : in STD_LOGIC_VECTOR(6 downto 0);
  29.                 Clock   : in STD_LOGIC;
  30.                 DataOut : out STD_LOGIC_VECTOR(15 downto 0)
  31.                 );
  32.     end component SineROM;
  33.  
  34. begin
  35.  
  36.     Transmitter : I2S_Transmitter generic map(  WIDTH => WIDTH
  37.                                                 )
  38.                                   port map(     Clock => SCLK_Int,
  39.                                                 nReset => nReset,
  40.                                                 Ready => Ready,
  41.                                                 Tx => Tx,
  42.                                                 LRCLK => LRCLK,
  43.                                                 SCLK => SCLK,
  44.                                                 SD => SD
  45.                                                 );
  46.  
  47.     ROM : SineROM port map (Clock => MCLK,
  48.                             Address => ROM_Address,
  49.                             DataOut => ROM_Data
  50.                             );
  51.  
  52.     process
  53.         variable Counter    : INTEGER := 0;
  54.     begin
  55.         wait until rising_edge(MCLK);
  56.         if(Counter < ((RATIO / 2) - 1)) then
  57.             Counter := Counter + 1;
  58.         else
  59.             Counter := 0;
  60.             SCLK_Int <= not SCLK_Int;
  61.         end if;
  62.  
  63.         if(nReset = '0') then
  64.             Counter := 0;
  65.             SCLK_Int <= '0';
  66.         end if;
  67.     end process;
  68.  
  69.     process
  70.         variable WordCounter    : INTEGER := 0;
  71.     begin
  72.         wait until rising_edge(MCLK);
  73.         case CurrentState is
  74.             when State_Reset =>
  75.                 WordCounter := 0;
  76.                 CurrentState <= State_WaitForReady;
  77.             when State_WaitForReady =>
  78.                 if(Ready = '1') then
  79.                     CurrentState <= State_WaitForStart;
  80.                 else
  81.                     CurrentState <= State_WaitForReady;
  82.                 end if;
  83.             when State_WaitForStart =>
  84.                 ROM_Address <= STD_LOGIC_VECTOR(to_unsigned(WordCounter, ROM_Address'length));
  85.                 Tx <= x"0000" & ROM_Data;
  86.                 if(Ready = '0') then
  87.                     CurrentState <= State_IncreaseAddress;
  88.                 else
  89.                     CurrentState <= State_WaitForStart;
  90.                 end if;
  91.             when State_IncreaseAddress =>
  92.                 if(WordCounter < 99) then
  93.                     WordCounter := WordCounter + 1;
  94.                 else
  95.                     WordCounter := 0;
  96.                 end if;
  97.                 CurrentState <= State_WaitForReady;
  99.         end case;
  100.         if(nReset = '0') then
  101.             CurrentState <= State_Reset;
  102.         end if;
  103.     end process;
  104. end I2S_Arch;

第一个过程用于从MCLK生成发送器所需的时钟信号SCLK 。

  1. process
  2.     variable Counter    : INTEGER := 0;
  3. begin
  4.     wait until rising_edge(MCLK);
  5.     if(Counter < ((RATIO / 2) - 1)) then
  6.         Counter := Counter + 1;
  7.     else
  8.         Counter := 0;
  9.         SCLK_Int <= not SCLK_Int;
  10.     end if;
  11.  
  12.     if(nReset = '0') then
  13.         Counter := 0;
  14.         SCLK_Int <= '0';
  15.     end if;
  16. end process;

第二个进程负责状态机的处理。离开State_Reset状态后，机器在该State_WaitForReady状态下等待，直到发送器发出就绪信号Ready 。‌‌

一旦发送器准备就绪，机器就会更改State_WaitForStart状态。在此状态下，从 ROM 读取当前数据字并将其传输到发送器。

PS:此处显示的 ROM 仅包含一个通道的信息。第二个通道的数据需进行扩展。

一旦发送器清除就绪信号并开始发送数据，状态机就会更改为State_IncreaseAddress状态。该状态下ROM地址加1，然后切换回State_WaitForReady状态

top模块

最后一个组件是顶层设计，包括 I2S 模块和时钟PLL。

本示例使用以下参数来控制 CS4344：

  • MCLK：12.288MHz

  • SCLK：1.536 MHz

  • LRCLK：48kHz

  • 比率：8

  • 宽度：16

时钟PLL生成 12.288 MHz 时钟，并与之前代码中完成的 I2S 模块一起实例化。

c5e17230f6afa9d303a5f6402bad489a.png 
  1. entity Top is
  2.     Generic (   RATIO   : INTEGER := 8;
  3.                 WIDTH   : INTEGER := 16
  4.                 );
  5.     Port (  Clock   : in STD_LOGIC;
  6.             nReset  : in STD_LOGIC;
  7.             MCLK    : out STD_LOGIC;
  8.             LRCLK   : out STD_LOGIC;
  9.             SCLK    : out STD_LOGIC;
  10.             SD      : out STD_LOGIC;
  11.             LED     : out STD_LOGIC_VECTOR(3 downto 0)
  12.             );
  13. end Top;
  14.  
  15. architecture Top_Arch of Top is
  16.  
  17.     signal nSystemReset : STD_LOGIC := '0';
  18.     signal MCLK_DCM     : STD_LOGIC := '0';
  19.     signal Locked       : STD_LOGIC := '0';
  20.  
  21.     component I2S is    
  22.         Generic (   RATIO   : INTEGER := 8;
  23.                     WIDTH   : INTEGER := 16
  24.                     );
  25.         Port (  MCLK    : in STD_LOGIC;
  26.                 nReset   : in STD_LOGIC;
  27.                 LRCLK    : out STD_LOGIC;
  28.                 SCLK     : out STD_LOGIC;
  29.                 SD       : out STD_LOGIC
  30.                 );
  31.     end component;
  32.  
  33.     component AudioClock is
  34.         Port (  ClockIn     : in STD_LOGIC;
  35.                 Locked      : out STD_LOGIC;
  36.                 MCLK        : out STD_LOGIC;
  37.                 nReset      : in STD_LOGIC
  38.                 );
  39.     end component;
  40.  
  41. begin
  42.  
  43.     InputClock : AudioClock port map (  ClockIn => Clock,
  44.                                         nReset => nReset,
  45.                                         MCLK => MCLK_DCM,
  46.                                         Locked => Locked
  47.                                         );
  48.  
  49.     I2S_Module : I2S generic map (  RATIO => RATIO,
  50.                                     WIDTH => WIDTH
  51.                                     )
  52.                           port map ( MCLK => MCLK_DCM,
  53.                                      nReset => nSystemReset,
  54.                                      LRCLK => LRCLK,
  55.                                      SCLK => SCLK,
  56.                                      SD => SD
  57.                                      );
  58.  
  59.     nSystemReset <= nReset and Locked;
  60.     LED(0) <= nReset;
  61.     LED(1) <= Locked;
  62.     LED(2) <= nSystemReset;
  63.     MCLK <= MCLK_DCM;
  64.  
  65. end Top_Arch;

最后就可以进行测试。理想情况下，D/A 转换器输出 480 Hz 正弦信号。因为来自 ROM 的信号模式的长度为 100 个样本，采样频率为 48 kHz。可以用示波器检查总线和信号：

e4a07463c21813dee881b55f567f6d7c.png

此外，还可以检查音频信号（示波器的 FFT 功能是实现此目的的最佳工具）。

5e6f32a578a345dd942f2d64cc943ff5.png

附件-Coe

  1. memory_initialization_radix=16;
  2. memory_initialization_vector=
  3. 0000,
  4. 0809,
  5. 100A,
  6. 17FB,
  7. 1FD4,
  8. 278D,
  9. 2F1E,
  10. 367F,
  11. 3DA9,
  12. 4495,
  13. 4B3B,
  14. 5196,
  15. 579E,
  16. 5D4E,
  17. 629F,
  18. 678D,
  19. 6C12,
  20. 7029,
  21. 73D0,
  22. 7701,
  23. 79BB,
  24. 7BF9,
  25. 7DBA,
  26. 7EFC,
  27. 7FBE,
  28. 7FFF,
  29. 7FBE,
  30. 7EFC,
  31. 7DBA,
  32. 7BF9,
  33. 79BB,
  34. 7701,
  35. 73D0,
  36. 7029,
  37. 6C12,
  38. 678D,
  39. 629F,
  40. 5D4E,
  41. 579E,
  42. 5196,
  43. 4B3B,
  44. 4495,
  45. 3DA9,
  46. 367F,
  47. 2F1E,
  48. 278D,
  49. 1FD4,
  50. 17FB,
  51. 100A,
  52. 0809,
  53. 0000,
  54. F7F7,
  55. EFF6,
  56. E805,
  57. E02C,
  58. D873,
  59. D0E2,
  60. C981,
  61. C257,
  62. BB6B,
  63. B4C5,
  64. AE6A,
  65. A862,
  66. A2B2,
  67. 9D61,
  68. 9873,
  69. 93EE,
  70. 8FD7,
  71. 8C30,
  72. 88FF,
  73. 8645,
  74. 8407,
  75. 8246,
  76. 8104,
  77. 8042,
  78. 8001,
  79. 8042,
  80. 8104,
  81. 8246,
  82. 8407,
  83. 8645,
  84. 88FF,
  85. 8C30,
  86. 8FD7,
  87. 93EE,
  88. 9873,
  89. 9D61,
  90. A2B2,
  91. A862,
  92. AE6A,
  93. B4C5,
  94. BB6B,
  95. C257,
  96. C981,
  97. D0E2,
  98. D873,
  99. E02C,
  100. E805,
  101. EFF6,
  102. F7F7,

下一篇文章，将向 I2S 发送器添加 AXI-Stream 接口，并将其与 ZYNQ 的处理系统连接，播放 SD 卡中的音频文件。

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