基于Spartan-6的DDR3 IP核应用_spartan-6 ddr

一、MCB模块介绍
大多数的Spartan-6器件（除了-3N速度等级的）包含有专用的存储器控制器模块（简称MCB），每个模块可以控制单芯片的DRAM（包括DDR、DDR2、DDR3或者LPDDR），支持800Mb/s的访问速率。每个芯片最多有四个MCB，分布于芯片左右两边的BANK，每个BANK一个，可以通过FPGA Editor查看，如图1中红色小方块即MCB模块。

图1 MCB位置分布
MCB可以连接到4、8或16位的外部DRAM，并且IO都定义了对应的存储器管脚，方便用户应用时分配管脚。如果不使用MCB的话，这些IO可以作为通用IO使用，MCB部分管脚定义如图2所示。

图2 MCB定义的存储器管脚
MCB模块信号和架构框图如图3所示，了解内部框图有助于梳理IP核的逻辑架构，更好的完成用户端的逻辑设计。IP核将Memory的控制已经做好并封装起来，提供了FIFO接口给用户端控制，用户只要完成指令FIFO和数据FIFO的读写操作，就能顺利完成对DDR3物理芯片的控制，非常方便。

图3 MCB信号和内部架构框图
二、IP核生成步骤
图4-图17是在ISE14.7环境下生成DDR3 IP核的步骤，按照图中设置一步一步点到最后即可生成：

图4 选择MIG

图5 MIG初始界面

图6 IP核命名