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Verilog中有限状态机的代码实现_verilog实现有限状态机

verilog实现有限状态机

目录

背景

Mealy 有限状态机

Moore 有限状态机

激励文件:

总结


verilog 里经常会用到有限状态机,处理相对复杂的逻辑,设定好不同的状态,根据触发条件跳转到对应的状态,在不同的状态下做相应的处理。有限状态机主要用到 always 及 case 语句。下面以一个四状态的有限状态机举例说明。

在程序中设计了 8 位的移位寄存器,在 Idle 状态下,判断 shift_start 信号是否为高,如果为高,进入 Start 状态,在 Start 状态延迟 100 个周期,进入 Run 状态,进行移位处理,如果shift_stop 信号有效了,进入 Stop 状态,在 Stop 状态,清零 q 的值,再跳转到 Idle 状态。

Mealy 有限状态机

Mealy 有限状态机,输出不仅与当前状态有关,也与输入信号有关,在 RTL 中会与输入信号有连接。

(CSDN代码块不支持Verilog,代码复制到notepad++编辑器中,语言选择Verilog,看得更清楚)

  1. module top
  2. (
  3. input shift_start,
  4. input shift_stop,
  5. input rst,
  6. input clk,
  7. input d,
  8. output reg [7:0] q
  9. );
  10. parameter Idle = 2'd0 ; //Idle state
  11. parameter Start = 2'd1 ; //Start state
  12. parameter Run = 2'd2 ; //Run state
  13. parameter Stop = 2'd3 ; //Stop state
  14. reg [1:0] state ; //statement
  15. reg [4:0] delay_cnt ; //delay counter
  16. always @(posedge clk or negedge rst)
  17. begin
  18. if (!rst)
  19. begin
  20. state <= Idle ;
  21. delay_cnt <= 0 ;
  22. q <= 0 ;
  23. end
  24. else
  25. case(state)
  26. Idle : begin
  27. if (shift_start)
  28. state <= Start ;
  29. end
  30. Start : begin
  31. if (delay_cnt == 5'd99)
  32. begin
  33. delay_cnt <= 0 ;
  34. state <= Run ;
  35. end
  36. else
  37. delay_cnt <= delay_cnt + 1'b1 ;
  38. end
  39. Run : begin
  40. if (shift_stop)
  41. state <= Stop ;
  42. else
  43. q <= {q[6:0], d} ;
  44. end
  45. Stop : begin
  46. q <= 0 ;
  47. state <= Idle ;
  48. end
  49. default: state <= Idle ;
  50. endcase
  51. end
  52. endmodule

Moore 有限状态机

Moore 有限状态机,输出只与当前状态有关,与输入信号无关,输入信号只影响状态的改变,不影响输出,比如对 delay_cnt 和 q 的处理,只与 state 状态有关。

  1. module top
  2. (
  3. input shift_start,
  4. input shift_stop,
  5. input rst,
  6. input clk,
  7. input d,
  8. output reg [7:0] q
  9. );
  10. parameter Idle = 2'd0 ; //Idle state
  11. parameter Start = 2'd1 ; //Start state
  12. parameter Run = 2'd2 ; //Run state
  13. parameter Stop = 2'd3 ; //Stop state
  14. reg [1:0] current_state ; //statement
  15. reg [1:0] next_state ;
  16. reg [4:0] delay_cnt ; //delay counter
  17. //First part: statement transition
  18. always @(posedge clk or negedge rst)
  19. begin
  20. if (!rst)
  21. current_state <= Idle ;
  22. else
  23. current_state <= next_state ;
  24. end
  25. //Second part: combination logic, judge statement transition condition
  26. always @(*)
  27. begin
  28. case(current_state)
  29. Idle : begin
  30. if (shift_start)
  31. next_state <= Start ;
  32. else
  33. next_state <= Idle ;
  34. end
  35. Start : begin
  36. if (delay_cnt == 5'd99)
  37. next_state <= Run ;
  38. else
  39. next_state <= Start ;
  40. end
  41. Run : begin
  42. if (shift_stop)
  43. next_state <= Stop ;
  44. else
  45. next_state <= Run ;
  46. end
  47. Stop : next_state <= Idle ;
  48. default: next_state <= Idle ;
  49. endcase
  50. end
  51. //Last part: output data
  52. always @(posedge clk or negedge rst)
  53. begin
  54. if (!rst)
  55. delay_cnt <= 0 ;
  56. else if (current_state == Start)
  57. delay_cnt <= delay_cnt + 1'b1 ;
  58. else
  59. delay_cnt <= 0 ;
  60. end
  61. always @(posedge clk or negedge rst)
  62. begin
  63. if (!rst)
  64. q <= 0 ;
  65. else if (current_state == Run)
  66. q <= {q[6:0], d} ;
  67. else
  68. q <= 0 ;
  69. end
  70. endmodule

激励文件:

  1. `timescale 1 ns/1 ns
  2. module top_tb() ;
  3. reg shift_start ;
  4. reg shift_stop ;
  5. reg rst ;
  6. reg clk ;
  7. reg d ;
  8. wire [7:0] q ;
  9. initial
  10. begin
  11. rst = 0 ;
  12. clk = 0 ;
  13. d = 0 ;
  14. #200 rst = 1 ;
  15. forever
  16. begin
  17. #({$random}%100)
  18. d = ~d ;
  19. end
  20. end
  21. initial
  22. begin
  23. shift_start = 0 ;
  24. shift_stop = 0 ;
  25. #300 shift_start = 1 ;
  26. #1000 shift_start = 0 ;
  27. shift_stop = 1 ;
  28. #50 shift_stop = 0 ;
  29. end
  30. always #10 clk = ~clk ;
  31. top t0
  32. (
  33. .shift_start(shift_start),
  34. .shift_stop(shift_stop),
  35. .rst(rst),
  36. .clk(clk),
  37. .d(d),
  38. .q(q)
  39. );
  40. endmodule

总结

在上面两个程序中用到了两种方式的写法,第一种的 Mealy 状态机,采用了一段式的写法,只用了一个 always 语句,所有的状态转移,判断状态转移条件,数据输出都在一个 always 语句里,缺点是如果状态太多,会使整段程序显的冗长。第二个 Moore 状态机,采用了三段式的写法,状态转移用了一个 always 语句,判断状态转移条件是组合逻辑,采用了一个 always 语句,数据输出也是单独的 always 语句,这样写起来比较直观清晰,状态很多时也不会显得繁琐。

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