iserdese2接口详解_7系列FPGA原语例程

作者：知新_RL | 2024-08-06 05:16:18

踩

iserdese2的例子

【实例简介】

7系列的Verilog/VHDL原语使用例程，可用NotePad或UltraEdit等工具打开查看

【实例截图】

【核心代码】

7_Series_Library_Templates

└── 7_Series_Library_Templates

├── readme.txt

├── Verilog

│ ├── ADDMACC_MACRO.veo

│ ├── ADDSUB_MACRO.veo

│ ├── BRAM_SDP_MACRO.veo

│ ├── BRAM_SINGLE_MACRO.veo

│ ├── BRAM_TDP_MACRO.veo

│ ├── BSCANE2.veo

│ ├── BUFGCE_1.veo

│ ├── BUFGCE.veo

│ ├── BUFGCTRL.veo

│ ├── BUFGMUX_1.veo

│ ├── BUFGMUX_CTRL.veo

│ ├── BUFGMUX.veo

│ ├── BUFG.veo

│ ├── BUFHCE.veo

│ ├── BUFH.veo

│ ├── BUFIO.veo

│ ├── BUFMRCE.veo

│ ├── BUFMR.veo

│ ├── BUFR.veo

│ ├── CAPTUREE2.veo

│ ├── CARRY4.veo

│ ├── CFGLUT5.veo

│ ├── COUNTER_LOAD_MACRO.veo

│ ├── COUNTER_TC_MACRO.veo

│ ├── DCIRESET.veo

│ ├── DNA_PORT.veo

│ ├── DSP48E1.veo

│ ├── EFUSE_USR.veo

│ ├── EQ_COMPARE_MACRO.veo

│ ├── FDCE.veo

│ ├── FDPE.veo

│ ├── FDRE.veo

│ ├── FDSE.veo

│ ├── FIFO18E1.veo

│ ├── FIFO36E1.veo

│ ├── FIFO_DUALCLOCK_MACRO.veo

│ ├── FIFO_SYNC_MACRO.veo

│ ├── FRAME_ECCE2.veo

│ ├── IBUFDS_DIFF_OUT_IBUFDISABLE.veo

│ ├── IBUFDS_DIFF_OUT_INTERMDISABLE.veo

│ ├── IBUFDS_DIFF_OUT.veo

│ ├── IBUFDS_GT

声明：本文内容由网友自发贡献，不代表【wpsshop博客】立场，版权归原作者所有，本站不承担相应法律责任。如您发现有侵权的内容，请联系我们。转载请注明出处：https://www.wpsshop.cn/w/知新_RL/article/detail/935935