数字频率计verilog代码Basys3开发板验证vivado软件_basys3数字频率计

名称：数字频率计verilog代码Basys3开发板验证vivado软件

软件：VIVADO

语言：Verilog

代码功能：

数字频率计设计要求

1、四位十进制数字显示的数学式频率计，其频率测量范围为1~9999Hz，测量单位为Hz。

2、使用直接测频法，闸门时间为1秒

3、使用开发板上的4个数码管显示频率

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在Basys3开发板验证，开发板如下，其他开发板可以修改管脚适配：

代码下载：数字频率计verilog代码Basys3开发板验证vivado软件名称：数字频率计verilog代码Basys3开发板验证vivado软件（代码在文末下载）软件：VIVADO语言：Verilog代码功能：数字频率计设计要求1、四位十进制数字显示的数学式频率计，其频率测量范围为1~9999Hz，测量单位为Hz。2、使用直接测频法，闸门时间为1秒3、使用开发板上的4个数码管显示频率FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com本代码http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=301

1. 工程文件

2. 程序文件

3. 程序编译

4. 管脚分配

5. RTL图

6. 频率计计数器模块testbench

7. 频率计计数器模块仿真图

部分代码展示:

`timescale 1ns / 1ps
//
//顶层模块
//频率计测试
module frequency_test(
input clk,//100MHz
input signal_in,//待测信号输入
output [3:0] bit_select,//数码管位选
output [7:0] lednum_select//数码管段选
    );
wire [15:0] count_num;//输出计数值
wire clr;//清零
wire latch;//锁存
wire enable;//使能
//控制模块
div_ctrl i_div_ctrl(
. clk(clk),//100MHz
. clr(clr),//清零
. latch(latch),//锁存
. enable(enable)//使能
    );
//频率计数器模块
counter i_counter(
. count_clk(signal_in),//待测信号输入
. clr(clr),//清零
. latch(latch),//锁存
. enable(enable),//使能
. count_num(count_num)//输出计数值
    );
 
//显示模块
display_num i_display_num(
. clk(clk),
. count_num(count_num),//输出计数值
. bit_select(bit_select),//数码管位选
. lednum_select(lednum_select)//数码管段选
    );  
endmodule