这个屌丝很懒，什么也没留下！

verilog 24进制+60进制模拟时钟计数器_60进制和24进制同步级联

作者：笔触狂放9 | 2024-06-17 13:10:18

60进制和24进制同步级联

module clock_24_60(
					clk,
					rst,
					hour_h,
					hour_l,
					minute_h,
					minute_l
					);
  
input         clk,rst;
output[3:0]   hour_h,hour_l,minute_h,minute_l1
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verilog 24进制+60进制 模拟时钟计数器_60进制和24进制同步级联

verilog 24进制+60进制模拟时钟计数器_60进制和24进制同步级联