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fpga如何约束走线_FPGA中的CLOCK REGION和SLR是什么含义

作者：羊村懒王 | 2024-06-17 12:10:31

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fpga中slr与sll

上期内容：FPGA中的BEL, SITE, TILE是什么含义

由BEL到SITE再到TILE，具体内容可看上篇推文，那么TILE之上是什么呢？

CLOCKREGION 不同类型的TILE按列排列构成了CLOCK REGION，如下图所示。实际上，考虑到时钟走线，每片FPGA都被分割为多个CLOCK REGION。

CLOCK REGION包含多个TILE，而TILE又有SITE构成，SITE又有BEL构成，因此，已知CLOCK REGION可以很方便地找到其下的TILE、SITE和BEL。反过来，已知SITE或TILE，可以找到其所在的CLOCK REGION。但如果已知BEL，不能直接找到其所在的CLOCK

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