数电和Verilog-宏定义_verilog 宏定义

A.8 宏定义

`define 定义全局参数

`define DATA_WIDTH 8
module
    reg[`DATA_WIDTH-1:0] data; //这相当于定义 reg[7:0] data;
   ...
endmodule
1
2
3
4
5

`include 文件包含

示例：

//文件aaa.v
module aaa(a,b,out);
    input a, b;
    output out;
    wire out;
    assign out = a^b;
endmodule

//文件 bbb.v
`include "aaa.v"
module bbb(c,d,e,out);
    input c,d,e;
    output out;
    wire out_a;
    wire out;
    aaa aaa(.a(c),.b(d),.out(out_a));
    assign out=e&out_a;
endmodule
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18

`timescale 定义仿真时间单位和精度

上一节课我们讲到过

`timescale 10ns/1ns
1

这里置了时间单位是10ns，时间精度是1ns，除此之外