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前言

2023-5-22

在课程结束之后设置付费
2023-6-11

以下内容源自《创作模板三》
仅供学习交流使用

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结果

首先，需要把rst值置为有效

在约束文件中

可以看到rst连接的是P3
也就是SW2

之后把rst置为无效

之后就可以正常运行了

当开关0和1为2’b00时
灯从左往右是16’h0000

当开关0和1为2’b01时
灯从左往右是16’h5555

当开关0和1为2’b10时
灯从左往右是16’haaaa

当开关0和1为2’b11时
灯从左往右是16’hffff

附录

单周期CPU的代码可见
5模型机整体的联调【FPGA模型机课程设计】

单周期CPU下板的代码可见
8模型机在FPGA上的功能测试【FPGA模型机课程设计】

流水线CPU的代码可见
9对流水处理器进行改进和完善【FPGA模型机课程设计】

代码开发过程

1~11 	单周期CPU
A~D		单周期CPU
E~F		单周期下板
①~②		单周期下板
I~IV	流水线CPU
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2
3
4
5

单周期CPU的代码可见
5模型机整体的联调【FPGA模型机课程设计】

0 框架
1 define 编码
2 IF 取值
3 ID 译码
4 EX 执行
5 MEM 访存
6 DataMem 数据存储器
7 RegFile 存取
A HiLo 高位低位寄存器
B LLbit LLbit寄存器
C CP0 协处理器
D Ctrl 控制模块
8 MIPS 封装
9 InstMem 指令存储器
10 SOC 顶层
11 soc_tb

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单周期CPU下板的代码可见
8模型机在FPGA上的功能测试【FPGA模型机课程设计】

0 框架
1 define 编码
2 IF 取值
3 ID 译码
4 EX 执行
5 MEM 访存
6 DataMem 数据存储器
7 RegFile 存取
A HiLo 高位低位寄存器
B LLbit LLbit寄存器
C CP0 协处理器
D Ctrl 控制模块
E MIOC 接口
F IO 外设
8 MIPS 封装
9 InstMem 指令存储器
10 SoC 顶层
11 soc_tb
① clk_div 时钟分频模块
② mips.xdc

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流水线CPU的代码可见
9对流水处理器进行改进和完善【FPGA模型机课程设计】

0 框架
1 define 编码
2 IF 取值
I IF_ID 流水寄存器
3 ID 译码
II ID_EX 流水寄存器
4 EX 执行
III EX_MEM 流水寄存器
5 MEM 访存
IV MEM_WB 流水寄存器
6 DataMem 数据存储器
7 RegFile 寄存器文件
A HiLo 高位低位寄存器
B LLbit LLbit寄存器
C CP0 协处理器
D Ctrl 控制模块
8 MIPS 封装
9 InstMem 指令存储器
10 SOC 顶层
11 soc_tb

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最后

2023-6-2

你对我百般注视，
并不能构成万分之一的我，
却是一览无余的你。

祝大家逢考必过
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