[FPGA]基于FPGA的数字跑表_数字跑表综合设计fpga

基于FPGA的数字跑表的设计与实现
一、设计要求
用FPGA设计并实现一个数字跑表，范围为0~59分59.99秒。可以实现数字跑表进行启动、停止计时和显示读数三个操作，可以在数码管上显示读数。
二、设计任务
2.1基本部分
（1）了解FPGA开发板，了解数字跑表的功能。
（2）VHDL语言编程实现数字跑表系统的功能模块，数字跑表进行启动、停止、显示读数操作，并具有计时清零功能；
（3）程序编译正确，在Modelsim中仿真正确；
（4）采用FPGA开发板作为开发平台，能够下载验证。
2.2提高部分
能够采用原理图设计法设计。
三、设计原理
图3.1系统框图

如图，如果要实现计时范围为0~59分59.99秒的数字跑表并在数码管上显示读数，那么需要设计时钟电路、分频电路、计数器电路、译码显示1电路。将DE1-SOC开发套件中提供的50MHZ时钟进行分频至100HZ后送入100进制计数器，计数器计满100后发出进位信号送入计秒模块的60进制计数器，计数器满60后发出进位信号送入计分模块的60进制计数器，每个计数器分别连接不同的数码管显示电路，实时显示计时效果。因此使用原理图输入设计法