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学习笔记之FPGA的SPI通讯_fpga spi

作者：你好赵伟 | 2024-04-30 00:26:26

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fpga spi
      FPGA由于 FPGA 是基于 SRAM 结构的，程序掉电后会丢失，所以需要一个外置 Flash 保存程序， FPGA 每次上电后去读取 Flash 中的配置程序，在 ALINX 开发板中，很多使用的是 SPI 接口的 nor flash，这种 flash 只需要 4 根 IO。FPGA 的配置 flash 是特殊的 IO，上电时工作，FPGA 要使用这些 IO 来读取 Flash，读取完成后释放这些 IO 交给用户使用。

1. SPI的基本知识

        SPI（Serial Peripheral Interface）是一种同步串行通信协议，通常用于在嵌入式系统中连接微控制器和外部设备。它允许微控制器与多个外设同时进行全双工通信，实现高速数据传输。SPI协议通常用于连接存储器芯片、传感器、显示屏、通信模块和其他外设。 

         SPI协议的基本工作原理如下：微控制器通过主设备选择（SS）引脚选择要与之通信的外设，并通过时钟信号（SCLK）同步数据传输。它还使用主输出主输入（MOSI）和主输入主输出（MISO）引脚进行双向数据传输。在传输过程中，主设备将数据位传输到外设的输入引脚，同时从外设的输出引脚读取数据位。

        SPI协议具有以下特点：

  • 简单灵活：SPI协议使用少量的引脚和简单的硬件电路，易于实现和调试。

  • 高速通信：由于采用同步传输方式，SPI协议可以实现高速数据传输，适用于实时应用。

  • 可靠性好：SPI协议具有错误检测和纠正机制，可以提供可靠的数据传输。

  • 多设备支持：SPI协议使用主从结构，一个主设备可以连接多个从设备，使得系统具备良好的扩展性。

        SPI协议的配置通常由以下参数确定：

  • 时钟极性（CPOL）：确定时钟信号的空闲状态和活动状态。

  • 时钟相位（CPHA）：确定数据采样的时机。

  • 数据位顺序：确定数据位的传输顺序，可以是最高位先传输（MSB-first）或最低位先传输（LSB-first）。

        在实际应用中，SPI协议根据不同的硬件平台和设备需求进行配置。通过正确配置参数，微控制器可以与外设进行可靠的通信和数据交换。

2. ADC读写实验

2.1 ADC128S022产品信息

        ADC128S022器件是一种低功耗、8通道CMOS 12位模数转换器，其转换吞吐量为50 ksps到200 ksps。该转换器是基于一个逐次逼近寄存器结构与一个内部跟踪和保持电路。它可以配置为在输入IN0到IN7接受多达8个输入信号。串行数据的输出是直接二进制，并兼容多种标准，如SPI, QSPI, MICROWIRE和许多常见的DSP串行接口。 ADC128S022可使用独立的模拟和数字电源。模拟电源(VA)的电压范围是2.7 V到5.25 V，数字电源(VD)的电压范围是2.7 V到V_{_{^{}}}A。使用3v或5v电源的正常功耗分别为1.2 mW和7.5 mW。当使用3v电源时，功耗为0.06µW;当使用5v电源时，功耗为0.25µW确保在-40°C至+105°C的扩展工业温度范围内运行。

 2.2 ADC128S022的时序图

        CS：片选信号，低电平表示选中。

        SCLK：输入时钟。

        DIN：串行输入，SCLK的上升沿进行采集。

        DOUT：转换输出，SCLK的下降沿进行数据输出。

2.3 实验代码

  1. module SPI(
  2. 	input clk,
  3. 	input rst_n,
  4. 	input start,
  5. 	input [2:0]channel,
  6. 	
  7. 	//========ADC128S022===========//
  8. 	output reg SCLK,
  9. 	output reg DIN,
  10. 	output reg CS_N,
  11. 	input DOUT,
  12. 	
  13. 	output reg done,
  14. 	output reg [11:0]data
  15. );
  16.  
  17. 	reg en;
  18. 	reg [2:0]r_channel;
  19. 	reg [4:0]cnt;
  20. 	reg cnt_flag;
  21. 	reg [5:0]SCLK_CNT;
  22. 	reg [11:0]r_data;
  23. 	
  24. //==============写入通道===================//  
  25. 	always@(posedge clk or negedge rst_n)begin
  26. 		if(!rst_n)
  27. 			r_channel <= 'd0;
  28. 		else if(start)
  29. 			r_channel <= channel;
  30. 		else
  31. 			r_channel <= r_channel;
  32. 	end
  33. 	
  34. //============转换使能信号==================//
  35. 	always@(posedge clk or negedge rst_n)begin
  36. 		if(!rst_n)
  37. 			en <= 1'b0;
  38. 		else if(start)
  39. 			en <= 1'b1;
  40. 		else if(done)
  41. 			en <= 1'b0;
  42. 		else
  43. 			en <= en;
  44. 	end
  45. 	
  46. //==================cnt=====================//
  47. 	always@(posedge clk or negedge rst_n)begin
  48. 		if(!rst_n)
  49. 			cnt <= 'd0;
  50. 		else if(en)begin
  51. 			if(cnt == 'd10)
  52. 				cnt <= 'd0;
  53. 			else
  54. 				cnt <= cnt + 1'b1;
  55. 		end
  56. 	else
  57. 		cnt <= 'd0;
  58. 	end
  59. 	
  60. //===================cnt_flag===============//
  61. 	always@(posedge clk or negedge rst_n)begin
  62. 		if(!rst_n)
  63. 			cnt_flag <= 1'b0;
  64. 		else if(cnt == 'd10)
  65. 			cnt_flag <= 1'b1;
  66. 		else
  67. 			cnt_flag <= 1'b0;
  68. 	end
  70. //===============SCLK_CNT===================//
  71. 	always@(posedge clk or negedge rst_n)begin
  72. 		if(!rst_n)
  73. 			SCLK_CNT <= 'd0;
  74. 		else if(en)begin
  75. 			if(cnt_flag && (SCLK_CNT == 'd33))
  76. 				SCLK_CNT <= 'd0;
  77. 			else if(cnt_flag)
  78. 				SCLK_CNT <= SCLK_CNT + 1'b1;
  79. 			else
  80. 				SCLK_CNT <= SCLK_CNT;
  81. 		end
  82. 		else
  83. 			SCLK_CNT <= 'd0;
  84. 	end
  85.  
  86. //===========================================//
  87. 	always@(posedge clk or negedge rst_n)begin
  88. 		if(!rst_n)begin
  89. 			SCLK <= 1'b1;
  90. 			CS_N <= 1'b1;
  91. 			DIN <= 1'b1;
  92. 		end
  93. 		else if(en)begin
  94. 			if(cnt_flag)begin
  95. 				case(SCLK_CNT)
  96. 					6'd0:begin CS_N <= 1'b0;end
  97. 					6'd1:begin SCLK <= 1'b0;DIN <= 1'b0;end
  98. 					6'd2:begin SCLK <= 1'b1;end
  99. 					6'd3:begin SCLK <= 1'b0;end
  100. 					6'd4:begin SCLK <= 1'b1;end
  101. //写入通道
  102. 					6'd5:begin SCLK <= 1'b0;DIN <= r_channel[2];end
  103. 					6'd6:begin SCLK <= 1'b1;end
  104. 					6'd7:begin SCLK <= 1'b0;DIN <= r_channel[1];end
  105. 					6'd8:begin SCLK <= 1'b1;end
  106. 					6'd9:begin SCLK <= 1'b0;DIN <= r_channel[0];end        
  107. //写入数据，在上升沿使数据逐次左移					6'd10,6'd12,6'd14,6'd16,6'd18,6'd20,6'd22,6'd24,6'd26,6'd28,6'd30,6'd32:
  108. 						begin SCLK <= 1'b1;r_data <= {r_data[10:0],DOUT};end
  109. 					6'd11,6'd13,6'd15,6'd17,6'd19,6'd21,6'd23,6'd25,6'd27,6'd29,6'd31:
  110. 						begin SCLK <= 1'b0;end
  111. //传输结束，结束选中
  112. 					6'd33:begin CS_N <= 1'b1;end
  113. 					default:begin CS_N <= 1'b1;end
  114. 				endcase
  115. 			end
  116. 			else ;
  117. 		end
  118. 		else begin
  119. 			SCLK <= 1'b1;
  120. 			CS_N <= 1'b1;
  121. 			DIN <= 1'b1;
  122. 		end
  123. 	end
  124. 	
  125. //================done=================//
  126. 	always@(posedge clk or negedge rst_n)begin
  127. 		if(!rst_n)
  128. 			done <= 1'b0;
  129. 		else if(cnt_flag && (SCLK_CNT == 'd33))
  130. 			done <= 1'b1;
  131. 		else
  132. 			done <= 1'b0;
  133. 	end
  134. 	
  135. //================data=================//
  136. 	always@(posedge clk or negedge rst_n)begin
  137. 		if(!rst_n)
  138. 			data <= 'd0;
  139. 		else if(cnt_flag && (SCLK_CNT == 'd33))
  140. 			data <= r_data;
  141. 		else
  142. 			data <= data;
  143. 	end
  145. endmodule

        注：这部分代码参考自b站FPGA小学生。 

2.4 测试文件

  1. `timescale 1ns/1ns
  2.  
  3. module SPI_tb;
  4.  
  5. 	reg clk;
  6. 	reg rst_n;
  7. 	reg start;
  8. 	reg [2:0]channel;
  9. 	
  10. 	wire SCLK;
  11. 	wire DIN;
  12. 	wire CS_N;
  13. 	reg DOUT;
  14. 	
  15. 	wire done;
  16. 	wire [11:0]data;
  17.  
  18. 	reg i = 0;
  19. 	
  20. 	initial clk = 1'b1;
  21. 	always#10 clk = ~clk;
  22. 	
  23. 	SPI SPI_inst(
  24. 		.clk(clk),
  25. 		.rst_n(rst_n),
  26. 		.start(start),
  27. 		.channel(channel),
  28. 	
  29. 	//========ADC128S022===========//
  30. 		.SCLK(SCLK),
  31. 		.DIN(DIN),
  32. 		.CS_N(CS_N),
  33. 		.DOUT(DOUT),
  34. 	
  35. 		.done(done),
  36. 		.data(data)
  37. );
  38. 	
  39. 	initial begin
  40. 		rst_n = 1'b0;
  41. 		channel = 'd0;
  42. 		start = 1'b0;
  43. 		DOUT = 1'b0;
  44. 		#100;
  45. 		rst_n = 1'b1;
  46. 		#100;
  47. 		channel = 3;
  48. 		for(i=0;i<3;i=i+1)begin
  49. 				start = 1;
  50. 				#20;
  51. 				start = 0;
  52. 				gene_DOUT(12'b0101_1100_1010);	//依次将存储器中存储的波形读出，按照ADC的转换结果输出方式送到DOUT信号线上
  53. 				@(posedge done);	//等待转换完成信号
  54. 				#200;
  55. 		end
  56. 		#20000;
  57. 		$stop;
  58. 	end	
  59. 				
  60. 	
  61. 	
  62. 	//将并行数据按照ADC的数据输出格式，送到DOUT信号线上，供控制模块采集读取
  63. 	task gene_DOUT;
  64. 		input [15:0]vdata;
  65. 		reg [4:0]cnt;
  66. 		begin
  67. 			cnt = 0;
  68. 			wait(!CS_N);
  69. 			while(cnt<16)begin
  70. 				@(negedge SCLK) DOUT = vdata[15-cnt];
  71. 				cnt = cnt + 1'b1;
  72. 			end
  73. 		end
  74. 	endtask
  75.  
  76. endmodule

 

3. FLASH读写实验

3.1 FLASH的基本介绍

        FLASH闪存是一种非易失性存储器，常用于存储数据并替代传统的磁盘驱动器。它具有许多优点，例如速度快、耐用性高和体积小。其具有内部时钟，可确保数据在正确的时间段写入和读取，同时提供更高的数据传输速度和准确性，还有助于协调闪存与其他设备之间的数据传输。对其主要操作包括擦除、写入和读取。因为闪存内部的存储单元被分为多个块，每个块都可以独立操作，使得闪存在处理大量数据时表现出色。

图 FLASH的连接方式 

3.2 FLASH的基本指令

 

注：其他有关SPI和FLASH的基础内容请移步至前章的STM32通信总结。 

3.3 实验代码

3.3.1 SPI驱动代码

        值得注意的是这里需要区分delay_cnt、bit_cnt和clk_cnt,具体如下图所示。

         delay_cnt和clk_cnt均为1位，delay_cnt更多是作为延时开始的标志，而bit_clk会在clk_cnt高电平时加一，进而切换输出的位号。根据FLASH定义的时序，上电后会需要一段时间的延时等待，接着是8位的命令、24位的地址以及后续的数据，这也说明了在32位后才真正开始进行数据的传输。

  1. module spi_drive(
  2.  
  3. 	input             clk_100m      ,
  4. 	input             sys_rst_n     ,
  5. 	
  6. 	//user interface
  7. 	input             spi_start     ,//spi开启使能。
  8. 	input [7:0 ]      spi_cmd       ,//FLAH操作指令
  9. 	input [23:0]      spi_addr      ,//FLASH地址
  10. 	input [7:0 ]      spi_data      ,//FLASH写入的数据
  11. 	input [3:0 ]      cmd_cnt       ,
  12. 	
  13. 	output            idel_flag_r   ,//空闲状态标志的上升沿 
  14. 	output reg        w_data_req    ,//FLASH写数据请求 
  15. 	output reg [7:0]  r_data        ,//FLASH读出的数据
  16. 	output reg        erro_flag     ,//读出的数据错误标志
  17. 	
  18. 	//spi interface
  19. 	output reg        spi_cs        ,//SPI从机的片选信号，低电平有效。
  20. 	output reg        spi_clk       ,//主从机之间的数据同步时钟。
  21. 	output reg        spi_mosi      ,//数据引脚，主机输出，从机输入。
  22. 	input             spi_miso       //数据引脚，主机输入，从机输出。
  23.  
  24. );
  25.  
  26. //状态机
  27. parameter IDLE         =4'd0;//空闲状态
  28. parameter WEL          =4'd1;//写使能状态
  29. parameter S_ERA        =4'd2;//扇区擦除状态
  30. parameter C_ERA        =4'd3;//全局擦除
  31. parameter READ         =4'd4;//读状态
  32. parameter WRITE        =4'd5;//写状态
  33. parameter R_STA_REG    =4'd6;
  35. //指令集
  36. parameter WEL_CMD      =8'h06;
  37. parameter S_ERA_CMD    =8'h20;
  38. parameter C_ERA_CMD    =8'hc7;
  39. parameter READ_CMD     =8'h03;
  40. parameter WRITE_CMD    =8'h02;
  41. parameter R_STA_REG_CMD=8'h05;
  43. //wire define
  44. wire      idel_flag;
  46. //reg define
  47. reg[3:0]  current_state  ;
  48. reg[3:0]  next_state     ;
  49. reg[7:0 ] data_buffer    ;
  50. reg[7:0 ] cmd_buffer     ;
  51. reg[7:0 ] sta_reg        ;
  52. reg[23:0] addr_buffer    ;
  53. reg[31:0] bit_cnt        ;
  54. reg       clk_cnt        ;
  55. reg       dely_cnt       ;
  56. reg[31:0] dely_state_cnt ;
  57. reg[7:0 ] rd_data_buffer ;
  58. reg       spi_clk0       ;
  59. reg       stdone         ;
  60. reg[7:0 ] data_check     ;
  61. reg       idel_flag0     ;
  62. reg       idel_flag1     ;
  64. //*****************************************************
  65. //**                    main code
  66. //*****************************************************
  68. assign idel_flag=(current_state==IDLE)?1:0;//空闲状态标志
  69. assign idel_flag_r=idel_flag0&&(~idel_flag1);//空闲状态标志的上升沿
  71. always @(posedge clk_100m or negedge sys_rst_n )begin
  72. 	if(!sys_rst_n)begin
  73. 		idel_flag0<=1'b1;
  74. 		idel_flag1<=1'b1;
  75. 	end
  76. 	else begin
  77. 		idel_flag0<=idel_flag;
  78. 		idel_flag1<=idel_flag0;
  79. 	end
  80. end
  82. always @(posedge clk_100m or negedge sys_rst_n )begin
  83. 	if(!sys_rst_n)
  84. 		w_data_req<=1'b0;
  85. 	else if((bit_cnt+2)%8==0&&bit_cnt>=30&&clk_cnt==0&&current_state==WRITE)
  86. 		w_data_req<=1'b1;
  87. 	else
  88. 		w_data_req<=1'b0;
  89. end
  90.  
  91. always @(posedge clk_100m or negedge sys_rst_n )begin//读出的数据移位寄存
  92. 	if(!sys_rst_n)
  93. 		rd_data_buffer<=8'd0;
  94. 	else if(bit_cnt>=32&&bit_cnt<=2080&&clk_cnt==0&&current_state==READ)									
  95. 		rd_data_buffer<={rd_data_buffer[6:0],spi_miso};
  96. 	else
  97. 		rd_data_buffer<=rd_data_buffer;
  98. end
  100. always @(posedge clk_100m or negedge sys_rst_n )begin//检查读出的数据是否正确
  101. 	if(!sys_rst_n)
  102. 		data_check<=8'd0;
  103. 	else if(bit_cnt%8==0&&bit_cnt>=40&&clk_cnt==1&&current_state==READ)
  104. 		data_check<=data_check+1'd1;
  105. 	else
  106. 		data_check<=data_check;
  107. end
  109. always @(posedge clk_100m or negedge sys_rst_n )begin//读出的数据
  110. 	if(!sys_rst_n)
  111. 		r_data<=8'd0;
  112. 	else if(bit_cnt%8==0&&bit_cnt>38&&clk_cnt==1&&current_state==READ)
  113. 		r_data<=rd_data_buffer;
  114. 	else
  115. 		r_data<=r_data;
  116. end
  117.  
  118. always @(posedge clk_100m or negedge sys_rst_n )begin//读出的数据错误标志
  119. 	if(!sys_rst_n)
  120. 		erro_flag<=1'd0;
  121. 	else if(bit_cnt>32&&bit_cnt<=2080&&current_state==READ&&cmd_cnt==6)begin
  122. 		if(data_check!=r_data)
  123. 			erro_flag<=1'd1;
  124. 		else
  125. 			erro_flag<=erro_flag;
  126. 		end
  127. 	else
  128. 		erro_flag<=erro_flag;
  129. end
  130. 	
  131. always @(posedge clk_100m or negedge sys_rst_n )begin
  132. 	if(!sys_rst_n)
  133. 		data_buffer<=8'd0;
  134. 	else if((bit_cnt+1)%8==0&&bit_cnt>30&&clk_cnt==1)
  135. 		data_buffer<=spi_data;
  136. 	else if(clk_cnt==1&&current_state==WRITE&&bit_cnt>=32)
  137. 		data_buffer<={data_buffer[6:0],data_buffer[7]};
  138. 	else
  139. 		data_buffer<=data_buffer;
  140. end
  142. always @(posedge clk_100m or negedge sys_rst_n )begin
  143. 	if(!sys_rst_n)
  144. 		cmd_buffer<=8'd0;
  145. 	else if(spi_cs==0&&dely_cnt==0)
  146. 		cmd_buffer<=spi_cmd;
  147. 	else if(clk_cnt==1&&(current_state==WEL||current_state==S_ERA||current_state==C_ERA
  148. 	       ||current_state==READ||current_state==WRITE||current_state==R_STA_REG)&&bit_cnt<8)
  149. 		cmd_buffer<={cmd_buffer[6:0],1'b1};
  150. 	else
  151. 		cmd_buffer<=cmd_buffer;
  152. end
  154. always @(posedge clk_100m or negedge sys_rst_n )begin
  155. 	if(!sys_rst_n)
  156. 		addr_buffer<=8'd0;
  157. 	else if(spi_cs==0&&dely_cnt==0)
  158. 		addr_buffer<=spi_addr;
  159. 	else if(clk_cnt==1&&(current_state==READ||current_state==WRITE)&&bit_cnt>=8&&bit_cnt<32)
  160. 		addr_buffer<={addr_buffer[22:0],addr_buffer[23]};
  161. 	else
  162. 		addr_buffer<=addr_buffer;
  163. end
  164.  
  165. always @(posedge clk_100m or negedge sys_rst_n )begin
  166. 	if(!sys_rst_n)
  167. 		clk_cnt<=1'd0;
  168. 	else if(dely_cnt==1)
  169. 		clk_cnt<=clk_cnt+1'd1;
  170. 	else 
  171. 		clk_cnt<=1'd0;
  172. end
  174. always @(posedge clk_100m or negedge sys_rst_n )begin
  175. 	if(!sys_rst_n)
  176. 		dely_cnt<=1'd0;
  177. 	else if(spi_cs==0)begin
  178. 	    if(dely_cnt<1)
  179. 			dely_cnt<=dely_cnt+1'd1;
  180. 		else
  181. 			dely_cnt<=dely_cnt;
  182. 	end
  183. 	else
  184. 		dely_cnt<=1'd0;
  185. end
  186.  
  187. always @(posedge clk_100m or negedge sys_rst_n )begin
  188. 	if(!sys_rst_n)
  189. 		dely_state_cnt<=1'd0;
  190. 	else if(spi_cs)begin
  191. 	    if(dely_state_cnt<400000000)
  192. 			dely_state_cnt<=dely_state_cnt+1'd1;
  193. 		else
  194. 			dely_state_cnt<=dely_state_cnt;
  195. 	end
  196. 	else
  197. 		dely_state_cnt<=1'd0;
  198. end
  200. always @(posedge clk_100m or negedge sys_rst_n )begin
  201. 	if(!sys_rst_n)
  202. 		bit_cnt<=11'd0;
  203. 	else if(dely_cnt==1)begin
  204. 			if(clk_cnt==1'b1)
  205. 				bit_cnt<=bit_cnt+1'd1;
  206. 			else
  207. 				bit_cnt<=bit_cnt;
  208. 	end
  209. 	else
  210. 		bit_cnt<=11'd0;
  211. end
  212. 		
  213. //三段式状态机
  214. always @(posedge clk_100m or negedge sys_rst_n )begin
  215. 	if(!sys_rst_n)
  216. 		current_state<=IDLE;
  217. 	else
  218. 		current_state<=next_state;
  219. end
  221. always @(*)begin
  223. 	case(current_state)
  224. 	
  225. 	   IDLE: begin
  226. 	          if(spi_start&&spi_cmd==WEL_CMD)
  227. 				next_state=WEL;
  228. 			  else if(spi_start&&spi_cmd==C_ERA_CMD)
  229. 				next_state=C_ERA;
  230. 			  else if(spi_start&&spi_cmd==S_ERA_CMD)
  231. 				next_state=S_ERA;
  232. 			  else if(spi_start&&spi_cmd==READ_CMD)
  233. 				next_state=READ;
  234. 			  else if(spi_start&&spi_cmd==WRITE_CMD)
  235. 				next_state=WRITE;
  236. 			  else if(spi_start&&spi_cmd==R_STA_REG_CMD)
  237. 				next_state=R_STA_REG;
  238. 			  else
  239. 	            next_state=IDLE;
  240. 			end
  241. 	
  242. 		WEL: begin
  243. 			  if(stdone&&bit_cnt>=8)
  244. 				   next_state=IDLE;
  245. 			  else
  246. 		           next_state=WEL;
  247. 			  end
  248. 			 
  249. 		S_ERA: begin
  250. 				if(stdone)
  251. 					next_state=IDLE;
  252. 				else
  253. 					next_state=S_ERA;
  254. 				end
  255. 		C_ERA: begin		
  256. 				if(stdone)
  257. 					next_state=IDLE;
  258. 				else
  259. 					next_state=C_ERA;
  260. 				end
  261. 		READ: begin 		
  262. 				if(stdone&&bit_cnt>=8)
  263. 					next_state=IDLE;
  264. 				else
  265. 					next_state=READ;
  266. 				end
  267. 		WRITE: begin		
  268. 				 if(stdone&&bit_cnt>=8)
  269. 					next_state=IDLE;
  270. 				else
  271. 					next_state=WRITE;
  272. 				end
  273. 		R_STA_REG: begin		
  274. 				 if(stdone)
  275. 					next_state=IDLE;
  276. 				else
  277. 					next_state=R_STA_REG;
  278. 				end
  279. 		
  280. 	default: next_state=IDLE;			
  281. 	endcase				
  282. end
  283. 									
  284. always @(posedge clk_100m or negedge sys_rst_n )begin
  285. 	if(!sys_rst_n) begin
  286. 		spi_cs<=1'b1;
  287. 		spi_clk<=1'b0;
  288. 		spi_clk0<=1'b0;
  289. 		spi_mosi<=1'b0;	
  290. 		stdone<=1'b0;		
  291. 	end
  292. 	else begin
  293. 		case(current_state)
  294. 			IDLE: begin
  295. 				spi_cs<=1'b1;
  296. 				spi_clk<=1'b0;
  297. 				spi_mosi<=1'b0;				
  298. 			end
  299. 			
  300. 			WEL: begin
  301. 			     stdone<=1'b0;
  302. 				 spi_cs<=1'b0;
  303. 					 if(dely_cnt==1&&bit_cnt<8) begin						
  304. 						spi_clk0<=~spi_clk0;
  305. 						spi_clk<=spi_clk0;
  306. 						spi_mosi<=cmd_buffer[7];
  307. 						end
  308. 					 else if(bit_cnt==8&&clk_cnt==0)begin
  309. 					    stdone<=1'b1;
  310. 						spi_clk<=1'b0;						
  311. 						spi_mosi<=1'b0;						
  312. 					 end
  313. 					 else if(bit_cnt==8&&clk_cnt==1)begin
  314. 						spi_cs<=1'b1;						
  315. 				 end
  316. 				 end
  317. 			C_ERA: begin
  318. 					stdone<=1'b0;
  319. 			         if(dely_state_cnt==10)                
  320. 						spi_cs<=1'b0;
  321. 					 else if(dely_cnt==1&&bit_cnt<8) begin						
  322. 						spi_clk0<=~spi_clk0;
  323. 						spi_clk<=spi_clk0;
  324. 						spi_mosi<=cmd_buffer[7];
  325. 						end
  326. 					 else if(bit_cnt==8&&clk_cnt==0)begin
  327. 					    stdone<=1'b1;				    
  328. 						spi_clk<=1'b0;
  329. 						spi_mosi<=1'b0;	
  330. 					 end
  331. 					  else if(bit_cnt==8&&clk_cnt==1)begin
  332. 						spi_cs<=1'b1;						
  333. 				 end
  334. 				 end
  335. 			S_ERA: begin
  336. 			       stdone<=1'b0;				 
  337. 					if(dely_state_cnt==10)                
  338. 						spi_cs<=1'b0;
  339. 					 else if(dely_cnt==1&&bit_cnt<8) begin						
  340. 						spi_clk0<=~spi_clk0;
  341. 						spi_clk<=spi_clk0;
  342. 						spi_mosi<=cmd_buffer[7];
  343. 						end
  344. 					 else if(bit_cnt>=8&&bit_cnt<32&&spi_cs==0)begin
  345. 					    spi_cs<=1'b0;
  346. 						spi_clk0<=~spi_clk0;
  347. 						spi_clk<=spi_clk0;
  348. 						spi_mosi<=addr_buffer[23];
  349. 					 end
  350. 					 else if(bit_cnt==32&&clk_cnt==0) begin
  351. 						spi_cs<=1'b1;
  352. 						spi_clk<=1'b0;
  353. 						spi_mosi<=1'b0;
  354. 						stdone<=1'b1;
  355. 					 end
  356. 				 end
  357.             READ: begin
  358. 			      stdone<=1'b0;
  359. 				  if(dely_state_cnt==10)                
  360. 						spi_cs<=1'b0;
  361. 					else if(dely_cnt==1&&bit_cnt<8) begin						
  362. 						spi_clk0<=~spi_clk0;
  363. 						spi_clk<=spi_clk0;
  364. 						spi_mosi<=cmd_buffer[7];
  365. 						end
  366. 					 else if(bit_cnt>=8&&bit_cnt<32&&spi_cs==0)begin					    
  367. 						spi_clk0<=~spi_clk0;
  368. 						spi_clk<=spi_clk0;
  369. 						spi_mosi<=addr_buffer[23];
  370. 					 end
  371. 					 else if(bit_cnt>=32&&bit_cnt<2080)begin						
  372. 						spi_clk0<=~spi_clk0;
  373. 						spi_clk<=spi_clk0;
  374. 						spi_mosi<=1'b0;						
  375. 					 end
  376. 					 else if(bit_cnt==2080&&clk_cnt==0) begin						
  377. 						spi_clk<=1'b0;
  378. 						spi_mosi<=1'b0;
  379. 						stdone<=1'b1;						
  380. 					 end
  381. 					  else if(bit_cnt==2080&&clk_cnt==1) begin
  382. 						spi_cs<=1'b1;
  383. 					 end
  384. 				 end
  385.             WRITE: begin
  386. 			     stdone<=1'b0;
  387. 				  if(dely_state_cnt==10)                
  388. 						spi_cs<=1'b0;
  389. 					 else if(dely_cnt==1&&bit_cnt<8) begin						
  390. 						spi_clk0<=~spi_clk0;
  391. 						spi_clk<=spi_clk0;
  392. 						spi_mosi<=cmd_buffer[7];
  393. 						end
  394. 					 else if(bit_cnt>=8&&bit_cnt<32&&spi_cs==0)begin					   
  395. 						spi_clk0<=~spi_clk0;
  396. 						spi_clk<=spi_clk0;
  397. 						spi_mosi<=addr_buffer[23];
  398. 					 end
  399. 					 else if(bit_cnt>=32&&bit_cnt<2080)begin						
  400. 						spi_clk0<=~spi_clk0;
  401. 						spi_clk<=spi_clk0;
  402. 						spi_mosi<=data_buffer[7];
  403. 					 end
  404. 					 else if(bit_cnt==2080&&clk_cnt==0) begin
  405. 						
  406. 						spi_clk<=1'b0;
  407. 						spi_mosi<=1'b0;
  408. 						stdone<=1'b1;
  409. 					 end
  410. 					  else if(bit_cnt==2080&&clk_cnt==1) begin
  411. 						spi_cs<=1'b1;
  412. 					 end
  413.                   end
  414. 			R_STA_REG:begin				              
  415. 						stdone<=1'b0;
  416. 				     if(dely_state_cnt==10)                
  417. 						spi_cs<=1'b0;
  418. 					else if(dely_cnt==1&&bit_cnt<8)begin						
  419. 						spi_clk0<=~spi_clk0;
  420. 						spi_clk<=spi_clk0;
  421. 						spi_mosi<=cmd_buffer[7];
  422. 						end
  423. 					 else if(bit_cnt==8)begin					   				    
  424. 						spi_clk0<=~spi_clk0;
  425. 						spi_clk<=spi_clk0;
  426. 						spi_mosi<=1'b0;						
  427. 					 end                      				 
  428. 					  else if(~spi_miso&&bit_cnt%8==0)begin
  429. 					    spi_clk<=1'b0;
  430. 						spi_cs<=1'b1;
  431. 						stdone<=1'b1;
  432. 				      end
  433. 					 else if(~spi_cs&&dely_cnt==1)begin
  434. 						spi_clk0<=~spi_clk0;
  435. 						spi_clk<=spi_clk0;
  436. 				 end	   			         	 
  437. 			  end 
  438.              default: begin
  439. 			            stdone<=1'b0;
  440.                         spi_cs<=1'b1;
  441. 				        spi_clk<=1'b0;
  442. 						spi_clk0<=1'b0;
  443. 				        spi_mosi<=1'b0;				        
  444. 			end
  445.          endcase
  446. 	end
  447. end
  448.  
  449. endmodule

3.3.2 FLASH读写代码

  1. module flash_rw(
  2.  
  3. 	input            sys_clk      ,
  4. 	input            sys_rst_n    ,
  5. 	
  6. 	input            idel_flag_r  ,//抓取空闲状态上升沿
  7. 	input            w_data_req   ,//写请求
  8. 	output reg[3:0 ] cmd_cnt      ,//计数器
  9. 	output reg       spi_start    ,//spi开启使能
  10. 	output reg[7:0 ] spi_cmd      ,//spi命令号
  11. 	output reg[7:0 ] spi_data      
  12.    
  13. );
  14.  
  15. //指令集
  16. parameter WEL_CMD      =16'h06;//允许写
  17. parameter S_ERA_CMD    =16'h20;//扇擦除
  18. parameter C_ERA_CMD    =16'hc7;//块擦除
  19. parameter READ_CMD     =16'h03;//读数据
  20. parameter WRITE_CMD    =16'h02;//写数据
  21. parameter R_STA_REG_CMD=8'h05 ;//读状态寄存器
  22.  
  23. //reg define
  24. reg[3:0] flash_start;
  25.  
  26. //*****************************************************
  27. //**                    main code
  28. //*****************************************************
  29.  
  30. always @(posedge sys_clk or negedge sys_rst_n )begin //延时
  31. 	if(!sys_rst_n)
  32. 		flash_start<=0;
  33. 	else if(flash_start<=10)
  34. 	    flash_start<=flash_start+1;
  35. 	else
  36. 		flash_start<=flash_start;
  37. end
  38.  
  39. always @(posedge sys_clk or negedge sys_rst_n )begin   
  40. 	if(!sys_rst_n)
  41. 		cmd_cnt<=0;
  42. 	else if(flash_start==9)     //生成第一次flash_start
  43. 	    spi_start<=1'b1;
  44. 	else if(idel_flag_r&&cmd_cnt<10)begin    //状态抓取idel_flag_r状态
  45. 	    cmd_cnt<=cmd_cnt+1;                  //切换下一次指令
  46. 		spi_start<=1'b1;
  47. 	end
  48. 	else begin
  49. 		cmd_cnt<=cmd_cnt;
  50. 		spi_start<=1'b0;
  51. 	end
  52. end
  54. always @(posedge sys_clk or negedge sys_rst_n )begin    //数据逐次加一
  55. 	if(!sys_rst_n)
  56. 		spi_data<=8'd0;
  57. 	else if(w_data_req)
  58. 		spi_data<=spi_data+1'b1;
  59. 	else
  60. 		spi_data<=spi_data;
  61. end
  63. always @(*)begin                                        //赋值命令
  64. 	case(cmd_cnt)
  65. 		0:spi_cmd=WEL_CMD;
  66. 		1:spi_cmd=C_ERA_CMD;
  67. 		2:spi_cmd=R_STA_REG_CMD;
  68. 		3:spi_cmd=WEL_CMD;
  69. 		4:spi_cmd=WRITE_CMD;
  70. 		5:spi_cmd=R_STA_REG_CMD;
  71. 		6:spi_cmd=READ_CMD;
  72. 		7:spi_cmd=WEL_CMD;
  73. 		8:spi_cmd=S_ERA_CMD;
  74. 		9:spi_cmd=R_STA_REG_CMD;
  75. 		10:spi_cmd=READ_CMD;
  76. 		
  77. 	default:;
  78. 	endcase
  79. end
  81. endmodule

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