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AHB SRAM控制器设计_sram读写控制verilog

作者：你好赵伟 | 2024-07-15 11:37:41

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sram读写控制verilog

本项目用Verilog HDL语言设计了AHB总线上的SRAM控制器，SRAM存储器在AHB总线上作为AHB slave存在，该SRAM控制器具有以下特性：

  1. 支持单周期的SRAM读写操作

  2. 支持低功耗工作
    SRAM存储体由两个Bank组成，系统根据地址选中一块/多块Bank，未被选中的Bank将处于low-power standby模式以降低功耗

  3. 支持DFT功能
    DFT(Design for Test，可测性设计)，指通过在芯片原始设计中插入各种用于提高芯片可测试性（包括可控制性和可观测性）的硬件逻辑，从而使芯片变得容易测试，大幅度节省芯片测试的成本。
    本项目中，DFT功能通过BIST（Build-in Self Test，内建自测试）实现，采用March C-作为检测算法

最后，在Vivado平台上对本项目进行了逻辑仿真与验证

1. SRAM数据读写功能的实现

1.1 顶层设计架构

下面给出本项目的顶层设计架构，其中sram_top为顶层模块，其下包含sram_interface模块以及SRAM_core两个子模块

sram_interface模块：本质是AHB总线上的slave接口，起到连接总线与SRAM存储体的作用，具体来说：

  1. 将HCLK，HRESETn，HTRANS，HBURST，HWRITE，HWDATA这些来自于AHB总线的信号转化为存储器接口信号
  2. 接收存储器8位读数据SRAM_q，并根据总线给出的地址，整理成为32位HRDATA，然后返回给AHB总线

sram_core模块：包含两块32位SRAM存储体Bank，其中每块Bank包含4个8k×8的单端口SRAM，本项目中通过例化Vivado中的IP核生成，实际芯片生产应用中常通过Memory Compiler生成

sram_bist模块：使用SRAM读写功能时，可看做8k×8的单端口SRAM；当BIST功能被使能时，将会由sram_bist内部的内建自测试电路生成Pattern对SRAM进行DFT测试。在本项目中，BIST功能将基于March C-算法设计，具体将在本文的第二章中介绍。在第一章中，我们将每个sram_bist模块视为8k×8的单端口SRAM即可

在上图中标注出了模块的主要信号，其中红色、蓝色的信号分别代表了两个不同的数据通路

红色数据通路：正常使用SRAM读写功能时的信号，interface接收来自于AHB总线的信号，并将其转化为SRAM所需要的控制信号和写数据，然后再由interface将SRAM的读数据整理后返回AHB总线

蓝色数据通路：使用DFT功能时的信号。BIST_en = 1时，DFT功能被使能，此时红色信号全部被屏蔽。该功能用于芯片生产完毕之后，对每块芯片进行DFT测试以检测是否有生产故障，该数据通路对于SRAM的逻辑功能来说，属于冗余的部分，但是在实际芯片生产中却是必不可少的

在本章中，我们关注红色数据通路的电路设计，而DFT功能设计将在第二章中进行介绍

1.2 AHB SRAM读写时序

AHB总线时序：

其中来自AHB总线的control信号包括HTRANS,HBURST,HWRITE

SRAM接口时序：
写时序：

读时序：

读时序与写时序的区别主要在于SRAM_ADDR的处理上：

对于写操作，为了将地址与数据对齐，sram_interface模块会将总线上的地址与控制信号写入寄存器，

而对于读操作，为了实现总线上的单周期读出，会直接将地址送到SRAM端口（注意：SRAM的时钟为AHB总线时钟信号HCLK）。这样，在数据周期刚开始时，读数据就可以返回HRDATA，

这样的设计具有一些局限性：由于SRAM端口上的读地址相比于写地址要滞后一个周期，因此当写操作的下一个周期切换为读操作时，会产生地址冲突，

于是，SRAM控制器会将HREADY拉低一个周期，进行缓冲，下一个周期才会重新拉高HREADY并且返回相应的读数据，

在连续执行多个读操作/连续执行多个写操作时，则不会有这样的问题，可以以AHB总线所允许的最高的速度进行SRAM读写访问，

由于在实际应用中，存储器访问一般不会频繁地在读与写之间切换，因此这样设计对于访问速度带来的代价并不大，

而这样设计的好处，则在于可以避免为SRAM引入额外的时钟源

在明确了AHB SRAM读写的设计需求和读写时序后，我们来看看具体的硬件电路是怎样用Verilog实现的：

1.3 sram_top

首先是顶层模块，主要内容是对两个子模块进行了例化，其中涉及到的信号均已经在架构图中标明，这里不再赘述

  1. module sram_top (
  2.   
  3.   // AHB Signal
  4.   input HCLK, 
  5.   input HRESETn,
  6.   input           HSEL  ,
  7.   input  [1:0]    HTRANS,    
  8.   input  [2:0]    HBURST,
  9.   input  [2:0]    HSIZE ,
  10.   input           HWRITE,
  11.   input  [15:0]   HADDR ,
  12.   input  [31:0]   HWDATA,
  13.   output          HREADY,
  14.   output [1:0]    HRESP ,
  15.   output [31:0]   HRDATA,
  16.   
  17.   // DFT Signal
  18.   input  BIST_en   ,     
  19.   output BIST_done ,
  20.   output BIST_fail
  21.   
  22.   );
  23.  
  24.   // Wires Between SRAM_interface and SRAM_core
  25.   wire        SRAM_WEN_BANK0;
  26.   wire        SRAM_WEN_BANK1;
  27.   wire [12:0] SRAM_ADDR     ;
  28.   wire [3:0]  SRAM_CSN_BANK0;  
  29.   wire [3:0]  SRAM_CSN_BANK1;  
  30.   wire [31:0] SRAM_WDATA    ;
  31.   
  32.   wire [7:0] SRAM0_q;
  33.   wire [7:0] SRAM1_q;
  34.   wire [7:0] SRAM2_q;
  35.   wire [7:0] SRAM3_q;
  36.   wire [7:0] SRAM4_q;
  37.   wire [7:0] SRAM5_q;
  38.   wire [7:0] SRAM6_q;
  39.   wire [7:0] SRAM7_q;
  40.  
  41.   /*————————————————————————————————————————————————————————————————————————*\
  42.   /                    SRAM Interface Instantiation                          \
  43.   \*————————————————————————————————————————————————————————————————————————*/
  44.   sram_interface u_interface(
  45.  
  46.     //---------------AHB SIGNAL--------------
  47.             //in
  48.     .iHCLK   (HCLK   ),
  49.     .iHRESETn(HRESETn),
  50.     .iHSEL   (HSEL   ),
  51.     .iHBURST (HBURST ),
  52.     .iHWRITE (HWRITE ),
  53.     .iHTRANS (HTRANS ),
  54.     .iHSIZE  (HSIZE  ),
  55.     .iHWDATA (HWDATA ),
  56.     .iHADDR  (HADDR  ),
  57.             //out
  58.     .oHRESP  (HRESP  ),
  59.     .oHREADY (HREADY ),
  60.     .oHRDATA (HRDATA ),
  61.  
  62.     //--------------SRAM SIGNAL--------------
  63.             //in
  64.     .iSRAM0_q(SRAM0_q),
  65.     .iSRAM1_q(SRAM1_q),
  66.     .iSRAM2_q(SRAM2_q),
  67.     .iSRAM3_q(SRAM3_q),
  68.     .iSRAM4_q(SRAM4_q),
  69.     .iSRAM5_q(SRAM5_q),
  70.     .iSRAM6_q(SRAM6_q),
  71.     .iSRAM7_q(SRAM7_q),
  72.             //out
  73.     .oSRAM_CLK      (SRAM_CLK      ),
  74.     .oSRAM_WEN_BANK0(SRAM_WEN_BANK0),
  75.     .oSRAM_WEN_BANK1(SRAM_WEN_BANK1),
  76.     .oSRAM_CSN_BANK0(SRAM_CSN_BANK0),
  77.     .oSRAM_CSN_BANK1(SRAM_CSN_BANK1),
  78.     .oSRAM_ADDR     (SRAM_ADDR),
  79.     .oSRAM_WDATA    (SRAM_WDATA)  
  80.  
  81.   ); 
  82.   /*————————————————————————————————————————————————————————————————————————*\
  83.   /                        SRAM Core Instantiation                           \
  84.   \*————————————————————————————————————————————————————————————————————————*/
  85.   sram_core u_core(
  86.     //-----------  From AHB  ------------
  87.     .iHCLK          (HCLK   ),
  88.     .iHRESETn       (HRESETn),  
  89.     //--------- From Interface  ---------
  90.     .iSRAM_WEN_BANK0 (SRAM_WEN_BANK0),
  91.     .iSRAM_WEN_BANK1(SRAM_WEN_BANK1),
  92.     .iSRAM_ADDR     (SRAM_ADDR     ),
  93.     .iSRAM_CSN_BANK0(SRAM_CSN_BANK0),  
  94.     .iSRAM_CSN_BANK1(SRAM_CSN_BANK1),  
  95.     .iSRAM_WDATA    (SRAM_WDATA    ),
  96.     //----------  To Interface  ---------
  97.     .oSRAM0_q       (SRAM0_q),
  98.     .oSRAM1_q       (SRAM1_q),
  99.     .oSRAM2_q       (SRAM2_q),
  100.     .oSRAM3_q       (SRAM3_q),
  101.     .oSRAM4_q       (SRAM4_q),
  102.     .oSRAM5_q       (SRAM5_q),
  103.     .oSRAM6_q       (SRAM6_q),
  104.     .oSRAM7_q       (SRAM7_q),
  105.     //--------------  DFT  --------------
  106.     .iBIST_en       (BIST_en  ),
  107.     .oBIST_done     (BIST_done),
  108.     .oBIST_fail     (BIST_fail)
  109.   );
  110.  
  111. endmodule
  112.

1.4 sram_interface

其次是sram_interface模块，该模块是本项目中重点模块之一，负责寄存AHB总线控制信号、AHB总线地址信号，

然后根据AHB信号对SRAM存储体进行读写访问，

那么SRAM的接口信号是如何生成的呢？

CLK：直接采用AHB总线时钟HCLK作为存储器时钟

CSN：片选，当地址对应BANK0时，sram0、sram1、sram2、sram3被选中，而sram3~sram7则对应BANK1。具体来说，当总线地址HADDR的值在0x0000—0x7FFF之间时地址指向BANK0，而在0x8000—0xFFFF之间时地址指向BANK1

注：8K *  4 = 32KB 是2^15, 所以是 0111 1111 1111 1111 ， 【15:0】，16h'7FFF

WEN：写使能，当HWRITE = 1时，总线对SRAM发起write操作，WEN将被拉高；
当HWRITE = 0时，总线对SRAM发起read操作，WEN将被拉低，以保证读地址的数据不会被改写

ADDR：地址。

根据AHB SRAM读写时序中所介绍，当执行SRAM写操作时，interface模块会将存储器地址通过寄存器打一拍，然后在下一个周期和写数据一起送到相应的存储器端口上；

而执行SRAM读操作时，我们为了实现单周期读写，会直接将地址送到存储器端口，
这样，就可以在下个时钟上升沿顺利地拿到存储器返回的读数据，并送回AHB总线。

以上两种情况分别对应生成了SRAM_ADDR_write[12:0]和SRAM_ADDR_read[12:0]两个地址信号，我们通过iHWRITE_r判断当前周期的任务是read还是write，由此决定将哪个地址作真正被送往SRAM的地址端口：

  1.     wire [12:0] SRAM_ADDR_write;
  2.  
  3.     wire [12:0] SRAM_ADDR_read;
  4.  
  5.     assign SRAM_ADDR_write = iHADDR_r[14:2]; // WRITE:addr have to wait a T , sent together 
  6.                                              //with data to SRAM_CORE
  7.   
  8.     assign SRAM_ADDR_read  = iHADDR  [14:2]; // READ :addr send to MEM at once 
  9.   
  10.     assign oSRAM_ADDR = (iHWRITE_r == 1'b1) ? SRAM_ADDR_write : SRAM_ADDR_read;

WDATA：SRAM写数据，来自于总线上的HWDATA[31:0]，sram_interface将32位的HWDATA按照下图顺序分配给8位SRAM，作为SRAM的写数据SRAM_WDATA

q：SRAM读数据，每个被选中的sram_bist将返回一个8位数据，sram_interface会将每个Bank中的4个单Byte读数据，组合为一个完整的32位读数据，返回到总线上的HRDATA

HWDATA与SRAM_WDATA的对应关系，
HRDATA与SRAM_q的对应关系，
如下图所示（以Bank0为例）：

sram_interface模块的RTL代码如下：

  1. module  sram_interface (
  2.     //---------------AHB SIGNAL--------------
  3.     //in
  4.     input        iHCLK   ,
  5.     input        iHRESETn,
  6.     input        iHSEL   ,
  7.     input        iHWRITE ,
  8.     input [2:0]  iHBURST ,
  9.     input [1:0]  iHTRANS ,
  10.     input [2:0]  iHSIZE  ,
  11.     input [31:0] iHWDATA ,
  12.     input [15:0] iHADDR  ,
  13.     //out 
  14.     output [1:0]  oHRESP  ,
  15.     output        oHREADY ,
  16.     output [31:0] oHRDATA ,
  17.  
  18.     //--------------SRAM SIGNAL--------------
  19.     //in
  20.     input [7:0] iSRAM0_q,
  21.     input [7:0] iSRAM1_q,
  22.     input [7:0] iSRAM2_q,
  23.     input [7:0] iSRAM3_q,
  24.     input [7:0] iSRAM4_q,
  25.     input [7:0] iSRAM5_q,
  26.     input [7:0] iSRAM6_q,
  27.     input [7:0] iSRAM7_q,
  28.     //out
  29.     output        oSRAM_CLK,
  30.     output        oSRAM_WEN_BANK0,
  31.     output        oSRAM_WEN_BANK1,
  32.     output [3:0]  oSRAM_CSN_BANK0,
  33.     output [3:0]  oSRAM_CSN_BANK1,
  34.     output [12:0] oSRAM_ADDR,
  35.     output [31:0] oSRAM_WDATA    
  36.     
  37.   ); 
  38.  
  39.   /*————————————————————————————————————————————————————————————————————————*\
  40.   /                            AHB Signal Register                           \
  41.   \*————————————————————————————————————————————————————————————————————————*/
  42.   reg         iHSEL_r   ;
  43.   reg         iHWRITE_r ;
  44.   reg         iHWRITE_2r;
  45.   reg  [2:0]  iHBURST_r ;
  46.   reg  [1:0]  iHTRANS_r ;
  47.   reg  [2:0]  iHSIZE_r  ;
  48.   reg  [31:0] iHWDATA_r ;
  49.   reg  [15:0] iHADDR_r  ;
  50.   reg  [15:0] iHADDR_2r ;
  51.   
  52.   always@( posedge iHCLK)  begin
  53.     if(!iHRESETn) begin
  54.       iHSEL_r    <= 1'b0; 
  55.       iHWRITE_r  <= 1'b0; 
  56.       iHWRITE_2r <= 1'b0;
  57.       iHBURST_r  <= 3'b0; 
  58.       iHTRANS_r  <= 2'b0; 
  59.       iHSIZE_r   <= 3'b0;
  60.       iHWDATA_r  <= 32'b0; 
  61.       iHADDR_r   <= 16'b0; 
  62.       iHADDR_2r  <= 16'b0;
  63.     end
  64.     else begin
  65.       iHSEL_r    <= iHSEL; 
  66.       iHWRITE_r  <= iHWRITE; 
  67.       iHWRITE_2r <= iHWRITE_r; 
  68.       iHBURST_r  <= iHBURST; 
  69.       iHTRANS_r  <= iHTRANS; 
  70.       iHSIZE_r   <= iHSIZE;
  71.       iHWDATA_r  <= iHWDATA; 
  72.       iHADDR_r   <= iHADDR; 
  73.       iHADDR_2r  <= iHADDR_r;
  74.     end
  75.   end
  77.   /*————————————————————————————————————————————————————————————————————————*\
  78.   /                    AHB BUS  →  Interface  →  SRAM Core                   \
  79.   \*————————————————————————————————————————————————————————————————————————*/
  80.   // SRAM Write Enable
  81.   assign oSRAM_WEN_BANK0  = ( iHWRITE_r == 1'b1 &&  iHADDR_r[15] == 1'b0) ? 1'b1 : 1'b0;
  82.   assign oSRAM_WEN_BANK1  = ( iHWRITE_r == 1'b1 &&  iHADDR_r[15] == 1'b1) ? 1'b1 : 1'b0;
  84.   // SRAM Bank CSN            select for read ↓                    select for write ↓
  85.   assign oSRAM_CSN_BANK0 =  ( iHADDR_r[15] == 1'b0    ||   (iHADDR[15] == 1'b0 && iHWRITE == 1'b0) ) ? 4'b1111 : 4'b0000;
  86.   assign oSRAM_CSN_BANK1 =  ( iHADDR_r[15] == 1'b1    ||   (iHADDR[15] == 1'b1 && iHWRITE == 1'b0) ) ? 4'b1111 : 4'b0000;
  88.   // SRAM Addr
  89.   wire [12:0] SRAM_WRITE_ADDR;
  90.   wire [12:0] SRAM_READ_ADDR; 
  91.   assign SRAM_WRITE_ADDR      = iHADDR_r[14:2];   // WRITE:addr have to wait a T , sent together with data to SRAM_CORE
  92.   assign SRAM_READ_ADDR       = iHADDR  [14:2];   // READ :addr send to MEM at once 
  93.   assign oSRAM_ADDR = (iHWRITE_r == 1'b1) ? SRAM_WRITE_ADDR : SRAM_READ_ADDR;
  94.  
  95.   // SRAM Write Data
  96.   assign oSRAM_WDATA = iHWDATA;
  97.  
  98.   /*————————————————————————————————————————————————————————————————————————*\
  99.   /                    AHB BUS  ←  Interface  ←  SRAM Core                   \
  100.   \*————————————————————————————————————————————————————————————————————————*/
  101.   // response to AHB MASTER
  102.   assign oHREADY = (iHSEL_r == 1'b1 && (iHWRITE_r == 1'b1 || iHWRITE_2r == 1'b0)) ? 1'b1 : 1'b0 ;
  103.   assign oHRESP  = (iHSEL_r == 1'b1) ? 2'b00 : 2'b00; //OKAY = 2'b00
  104.   
  105.   // sram read data
  106.   assign oHRDATA = (iHSEL_r == 1'b1 && iHWRITE_r == 1'b0 && iHADDR_r[15] == 1'b0) ? {iSRAM3_q, iSRAM2_q, iSRAM1_q, iSRAM0_q}: 
  107.                    (iHSEL_r == 1'b1 && iHWRITE_r == 1'b0 && iHADDR_r[15] == 1'b1) ? {iSRAM7_q, iSRAM6_q, iSRAM5_q, iSRAM4_q}: 
  108.                    32'bz;
  109.  
  110. endmodule
  111.

1.5 sram_core

接下来是顶层模块下的sram_core，主要内容是将sram_bist模块进行了8次例化，

因此，sram_core实际上是将这8个SRAM拼成了一个16k×32的SRAM，

sram_core的地址共15位，地址范围为0x0000-0xFFFFF，

其中，Bank0对应0x0000-0x7FFFF；Bank1对应0x8000~0xFFFFF，

而每个sram_bist端口上的地址为sram_core上的地址右移两位得到，共13位，地址范围为0x0000~0x1FFF，

除此之外，sram_core将每个8k×8 SRAM的内建自测试的输出结果BIST_done_x，BIST_fail_x（x=0~7）进行了逻辑与/或以得到整块sram_core存储体的DFT测试结果，

在执行SRAM数据读写功能的时候，sram_bist可以看做8k×8的单端口SRAM。

sram_core模块的RTL代码如下：

  1. module sram_core (
  2.  
  3.   // From AHB 
  4.   input iHCLK   , 
  5.   input iHRESETn,
  6.  
  7.   // From sram_interface
  8.   input        iSRAM_WEN_BANK0,
  9.   input        iSRAM_WEN_BANK1,
  10.   input [12:0] iSRAM_ADDR     ,
  11.   input [3:0]  iSRAM_CSN_BANK0,  
  12.   input [3:0]  iSRAM_CSN_BANK1,  
  13.   input [31:0] iSRAM_WDATA    ,
  14.   
  15.   // To sram_interface 
  16.   output [7:0] oSRAM0_q,
  17.   output [7:0] oSRAM1_q,
  18.   output [7:0] oSRAM2_q,
  19.   output [7:0] oSRAM3_q,
  20.   output [7:0] oSRAM4_q,
  21.   output [7:0] oSRAM5_q,
  22.   output [7:0] oSRAM6_q,
  23.   output [7:0] oSRAM7_q,
  24.   
  25.   // BIST Signals
  26.   input   iBIST_en,
  27.   output  oBIST_done,
  28.   output  oBIST_fail
  29.  
  30. );
  31.  
  32.   /*————————————————————————————————————————————————————————————————————————*\
  33.   /                          BIST Ouput Logic                                \
  34.   \*————————————————————————————————————————————————————————————————————————*/
  35.   wire BIST_done_0；
  36.   assign oBIST_done = BIST_done_0 && BIST_done_1 && BIST_done_2 && BIST_done_3
  37.                    && BIST_done_4 && BIST_done_5 && BIST_done_6 && BIST_done_7; // done if every sram_bist dones
  38.  
  39.   assign oBIST_fail = BIST_done_0 || BIST_done_1 || BIST_done_2 || BIST_done_3
  40.                    || BIST_done_4 || BIST_done_5 || BIST_done_6 || BIST_done_7; // fail if any sram_bist fails
  41.  
  42.   /*————————————————————————————————————————————————————————————————————————*\
  43.   /                        BANK 0 Instantiation                              \
  44.   \*————————————————————————————————————————————————————————————————————————*/
  45.   sram_bist u_bank0_sram0 (
  46.     // Function Mode IO
  47.     .iSRAM_CLK  (iHCLK             ),
  48.     .iSRAM_CSN  (iSRAM_CSN_BANK0[0]),
  49.     .iSRAM_WEN  (iSRAM_WEN_BANK0   ),
  50.     .iSRAM_ADDR (iSRAM_ADDR        ), //13 bits SRAM ADDR
  51.     .iSRAM_WDATA(iSRAM_WDATA[7:0]  ), 
  52.     .oSRAM_RDATA(oSRAM0_q          ),
  53.     // Test Mode IO
  54.     .iBIST_en   (iBIST_en          ),     
  55.     .oBIST_done (BIST_done_0       ),
  56.     .oBIST_fail (BIST_fail_0       )
  57.   );
  58.                                     sram_bist u_bank0_sram1 (
  59.                                       // Function Mode IO
  60.                                       .iSRAM_CLK  (iHCLK             ),
  61.                                       .iSRAM_CSN  (iSRAM_CSN_BANK0[1]),
  62.                                       .iSRAM_WEN  (iSRAM_WEN_BANK0   ),
  63.                                       .iSRAM_ADDR (iSRAM_ADDR        ), //13 bits SRAM ADDR
  64.                                       .iSRAM_WDATA(iSRAM_WDATA[15:8] ), 
  65.                                       .oSRAM_RDATA(oSRAM1_q          ),
  66.                                       // Test Mode IO
  67.                                       .iBIST_en   (iBIST_en          ),     
  68.                                       .oBIST_done (BIST_done_1       ),
  69.                                       .oBIST_fail (BIST_fail_1       )
  70.                                     );
  71.  
  72.   sram_bist u_bank0_sram2 (
  73.     // Function Mode IO
  74.     .iSRAM_CLK  (iHCLK             ),
  75.     .iSRAM_CSN  (iSRAM_CSN_BANK0[2]),
  76.     .iSRAM_WEN  (iSRAM_WEN_BANK0   ),
  77.     .iSRAM_ADDR (iSRAM_ADDR        ), //13 bits SRAM ADDR
  78.     .iSRAM_WDATA(iSRAM_WDATA[23:16]), 
  79.     .oSRAM_RDATA(oSRAM2_q          ),
  80.     // Test Mode IO
  81.     .iBIST_en   (iBIST_en          ),     
  82.     .oBIST_done (BIST_done_2       ),
  83.     .oBIST_fail (BIST_fail_2       )
  84.   );
  85.                                     sram_bist u_bank0_sram3 (
  86.                                       // Function Mode IO
  87.                                       .iSRAM_CLK  (iHCLK             ),
  88.                                       .iSRAM_CSN  (iSRAM_CSN_BANK0[3]),
  89.                                       .iSRAM_WEN  (iSRAM_WEN_BANK0   ),
  90.                                       .iSRAM_ADDR (iSRAM_ADDR        ), //13 bits SRAM ADDR
  91.                                       .iSRAM_WDATA(iSRAM_WDATA[31:24]), 
  92.                                       .oSRAM_RDATA(oSRAM3_q          ),
  93.                                       // Test Mode IO
  94.                                       .iBIST_en   (iBIST_en          ),     
  95.                                       .oBIST_done (BIST_done_3       ),
  96.                                       .oBIST_fail (BIST_fail_3       )
  97.                                     );
  98.   
  99.   /*————————————————————————————————————————————————————————————————————————*\
  100.   /                        BANK 1 Instantiation                              \
  101.   \*————————————————————————————————————————————————————————————————————————*/
  102.   sram_bist u_bank1_sram4 (
  103.     // Function Mode IO
  104.     .iSRAM_CLK  (iHCLK             ),
  105.     .iSRAM_CSN  (iSRAM_CSN_BANK1[0]),
  106.     .iSRAM_WEN  (iSRAM_WEN_BANK1   ),
  107.     .iSRAM_ADDR (iSRAM_ADDR        ), //13 bits SRAM ADDR
  108.     .iSRAM_WDATA(iSRAM_WDATA[7:0]  ), 
  109.     .oSRAM_RDATA(oSRAM4_q          ),
  110.     // Test Mode IO
  111.     .iBIST_en   (iBIST_en          ),     
  112.     .oBIST_done (BIST_done_4       ),
  113.     .oBIST_fail (BIST_fail_4       )
  114.   );
  115.                                     sram_bist u_bank1_sram5 (
  116.                                       // Function Mode IO
  117.                                       .iSRAM_CLK  (iHCLK             ),
  118.                                       .iSRAM_CSN  (iSRAM_CSN_BANK1[1]),
  119.                                       .iSRAM_WEN  (iSRAM_WEN_BANK1   ),
  120.                                       .iSRAM_ADDR (iSRAM_ADDR        ), //13 bits SRAM ADDR
  121.                                       .iSRAM_WDATA(iSRAM_WDATA[15:8] ), 
  122.                                       .oSRAM_RDATA(oSRAM5_q          ),
  123.                                       // Test Mode IO
  124.                                       .iBIST_en   (iBIST_en          ),     
  125.                                       .oBIST_done (BIST_done_5       ),
  126.                                       .oBIST_fail (BIST_fail_5       )
  127.                                     );
  128.  
  129.   sram_bist u_bank1_sram6 (
  130.     // Function Mode IO
  131.     .iSRAM_CLK  (iHCLK             ),
  132.     .iSRAM_CSN  (iSRAM_CSN_BANK1[2]),
  133.     .iSRAM_WEN  (iSRAM_WEN_BANK1   ),
  134.     .iSRAM_ADDR (iSRAM_ADDR        ), //13 bits SRAM ADDR
  135.     .iSRAM_WDATA(iSRAM_WDATA[23:16]), 
  136.     .oSRAM_RDATA(oSRAM6_q          ),
  137.     // Test Mode IO
  138.     .iBIST_en   (iBIST_en          ),     
  139.     .oBIST_done (BIST_done_6       ),
  140.     .oBIST_fail (BIST_fail_6       )
  141.   );
  142.                                     sram_bist u_bank1_sram7 (
  143.                                       // Function Mode IO
  144.                                       .iSRAM_CLK  (iHCLK             ),
  145.                                       .iSRAM_CSN  (iSRAM_CSN_BANK1[3]),
  146.                                       .iSRAM_WEN  (iSRAM_WEN_BANK1   ),
  147.                                       .iSRAM_ADDR (iSRAM_ADDR        ), //13 bits SRAM ADDR
  148.                                       .iSRAM_WDATA(iSRAM_WDATA[31:24]), 
  149.                                       .oSRAM_RDATA(oSRAM7_q          ),
  150.                                       // Test Mode IO
  151.                                       .iBIST_en   (iBIST_en          ),     
  152.                                       .oBIST_done (BIST_done_7       ),
  153.                                       .oBIST_fail (BIST_fail_7       )
  154.                                     );
  155.  
  156. endmodule

1.6 SRAM读写功能的仿真验证

在完成RTL设计后，我们编写了Testbench，
并在Vivado平台上进行了简单的读写仿真验证，波形如下：

分析一下Testbench具体对SRAM发起了什么操作:

首先，T1-T7进行了六次写操作，将6个数据依次写入SRAM的0x0000，0x0004，0x0008，0x8000，0x8004，0x8008六个地址当中

其中前三个地址对应Bank0，后三个地址对应Bank1，

因此在T2-T4期间 SRAM_CSN_BANK0 和 SRAM_WEN_BANK0 被拉高，

在T5-T7期间 SRAM_CSN_BANK1 和 SRAM_WEN_BANK1 被拉高，

从上图中可以看出，T7除了是Data 6的写数据周期，也是Data 1 读地址周期，

但是由于SRAM端口上，该周期需要执行写Data 6的操作。

于是发生了地址冲突，无法在该周期同时进行读Data 1

因此，在T8并没有返回Data 1的读数据，HREADY被拉低，

随后，在T9-T14，总线上HRDATA依次拿到了六个SRAM读数据，读出的data与T1-T7写入的data完全一致，证明了以上SRAM控制器的设计逻辑是正确的

1.7 支持半字/字节读写

细心的读者们可能发现上述设计仅考虑了读SRAM按字进行读写的情况，

也就是每次读写都是32位的。

实际上，AHB协议同样支持我们以16位/8位的方式对SRAM进行访问，由HSIZE[2:0]控制，具体对应关系如下：

HSIZE[2:0] = 3'b000：按BYTE读写
HSIZE[2:0] = 3'b001：按Half Word读写
HSIZE[2:0] = 3'b010：按Word读写

支持半字/字节读写使得CSN信号的生成变得更为复杂，

基于上述设计，读者们可以思考一下如何实现该功能，

以下给出参考设计：

  1. // SRAM Bank CSN
  2.   wire [3:0] SRAM_CSN_BANK0_write;
  3.   wire [3:0] SRAM_CSN_BANK0_read ;
  4.   wire [3:0] SRAM_CSN_BANK1_write;
  5.   wire [3:0] SRAM_CSN_BANK1_read ;
  6.  
  7.   always @(*) begin
  8.     case( {iHADDR[15],iHSIZE} )
  9.       //选中BANK0，HSIZE = Word
  10.       4'b0010:begin
  11.         SRAM_CSN_BANK0_read <= 4'b1111;
  12.         SRAM_CSN_BANK0_read <= 4'b0000;
  13.       end
  14.       //选中BANK1，HSIZE = Word
  15.       4'b1010:begin
  16.         SRAM_CSN_BANK0_read <= 4'b0000;
  17.         SRAM_CSN_BANK1_read <= 4'b1111;
  18.       end
  19.       //选中BANK0，HSIZE = Half Word
  20.       4'b0001:begin
  21.         if(iHADDR[1]) begin
  22.           SRAM_CSN_BANK0_read <= 4'b1100;
  23.           SRAM_CSN_BANK1_read <= 4'b0000;
  24.         end else begin
  25.           SRAM_CSN_BANK0_read <= 4'b0011;
  26.           SRAM_CSN_BANK1_read <= 4'b0000;
  27.         end   
  28.       end
  29.       //选中BANK1，HSIZE = Half Word
  30.       4'b1001:begin
  31.         if(iHADDR[1]) begin
  32.           SRAM_CSN_BANK0_read <= 4'b0000;
  33.           SRAM_CSN_BANK1_read <= 4'b1100;
  34.         end else begin
  35.           SRAM_CSN_BANK0_read <= 4'b0000;
  36.           SRAM_CSN_BANK1_read <= 4'b0011;
  37.         end   
  38.       end
  39.       //选中BANK0，HSIZE = BYTE
  40.       4'b0000:begin
  41.         case (iHADDR[1:0])
  42.           2'b00: begin
  43.             SRAM_CSN_BANK0_read <= 4'b0001;
  44.             SRAM_CSN_BANK1_read <= 4'b0000;
  45.           end
  46.           2'b01: begin
  47.             SRAM_CSN_BANK0_read <= 4'b0010;
  48.             SRAM_CSN_BANK1_read <= 4'b0000;
  49.           end
  50.           2'b10: begin
  51.             SRAM_CSN_BANK0_read <= 4'b0100;
  52.             SRAM_CSN_BANK1_read <= 4'b0000;
  53.           end
  54.           2'b11: begin
  55.             SRAM_CSN_BANK0_read <= 4'b1000;
  56.             SRAM_CSN_BANK1_read <= 4'b0000;
  57.           end
  58.         endcase  
  59.       end
  60.       //选中BANK1，HSIZE = BYTE
  61.       4'b1000:begin
  62.         case (iHADDR[1:0])
  63.           2'b00: begin
  64.             SRAM_CSN_BANK0_read <= 4'b0000;
  65.             SRAM_CSN_BANK1_read <= 4'b0001;
  66.           end
  67.           2'b01: begin
  68.             SRAM_CSN_BANK0_read <= 4'b0000;
  69.             SRAM_CSN_BANK1_read <= 4'b0010;
  70.           end
  71.           2'b10: begin
  72.             SRAM_CSN_BANK0_read <= 4'b0000;
  73.             SRAM_CSN_BANK1_read <= 4'b0100;
  74.           end
  75.           2'b11: begin
  76.             SRAM_CSN_BANK0_read <= 4'b0000;
  77.             SRAM_CSN_BANK1_read <= 4'b1000;
  78.           end
  79.         endcase  
  80.       end
  81.     endcase
  82.   end
  83.  
  84.   always @(*) begin
  85.     case( {iHADDR_r[15],iHSIZE_r} )
  86.       //选中BANK0，HSIZE = Word
  87.       4'b0010:begin
  88.         SRAM_CSN_BANK0_write <= 4'b1111;
  89.         SRAM_CSN_BANK0_write <= 4'b0000;
  90.       end
  91.       //选中BANK1，HSIZE = Word
  92.       4'b1010:begin
  93.         SRAM_CSN_BANK0_write <= 4'b0000;
  94.         SRAM_CSN_BANK1_write <= 4'b1111;
  95.       end
  96.       //选中BANK0，HSIZE = Half Word
  97.       4'b0001:begin
  98.         if(iHADDR_r[1]) begin
  99.           SRAM_CSN_BANK0_write <= 4'b1100;
  100.           SRAM_CSN_BANK1_write <= 4'b0000;
  101.         end else begin
  102.           SRAM_CSN_BANK0_write <= 4'b0011;
  103.           SRAM_CSN_BANK1_write <= 4'b0000;
  104.         end   
  105.       end
  106.       //选中BANK1，HSIZE = Half Word
  107.       4'b1001:begin
  108.         if(iHADDR_r[1]) begin
  109.           SRAM_CSN_BANK0_write <= 4'b0000;
  110.           SRAM_CSN_BANK1_write <= 4'b1100;
  111.         end else begin
  112.           SRAM_CSN_BANK0_write <= 4'b0000;
  113.           SRAM_CSN_BANK1_write <= 4'b0011;
  114.         end   
  115.       end
  116.       //选中BANK0，HSIZE = BYTE
  117.       4'b0000:begin
  118.         case (iHADDR_r[1:0])
  119.           2'b00: begin
  120.             SRAM_CSN_BANK0_write <= 4'b0001;
  121.             SRAM_CSN_BANK1_write <= 4'b0000;
  122.           end
  123.           2'b01: begin
  124.             SRAM_CSN_BANK0_write <= 4'b0010;
  125.             SRAM_CSN_BANK1_write <= 4'b0000;
  126.           end
  127.           2'b10: begin
  128.             SRAM_CSN_BANK0_write <= 4'b0100;
  129.             SRAM_CSN_BANK1_write <= 4'b0000;
  130.           end
  131.           2'b11: begin
  132.             SRAM_CSN_BANK0_write <= 4'b1000;
  133.             SRAM_CSN_BANK1_write <= 4'b0000;
  134.           end
  135.         endcase  
  136.       end
  137.       //选中BANK1，HSIZE = BYTE
  138.       4'b1000:begin
  139.         case (iHADDR_r[1:0])
  140.           2'b00: begin
  141.             SRAM_CSN_BANK0_write <= 4'b0000;
  142.             SRAM_CSN_BANK1_write <= 4'b0001;
  143.           end
  144.           2'b01: begin
  145.             SRAM_CSN_BANK0_write <= 4'b0000;
  146.             SRAM_CSN_BANK1_write <= 4'b0010;
  147.           end
  148.           2'b10: begin
  149.             SRAM_CSN_BANK0_write <= 4'b0000;
  150.             SRAM_CSN_BANK1_write <= 4'b0100;
  151.           end
  152.           2'b11: begin
  153.             SRAM_CSN_BANK0_write <= 4'b0000;
  154.             SRAM_CSN_BANK1_write <= 4'b1000;
  155.           end
  156.         endcase  
  157.       end
  158.     endcase
  159.   end
  160.  
  161.   assign oSRAM_CSN_BANK0 = (iHWRITE_r == 1'b1) ? SRAM_CSN_BANK0_write : SRAM_CSN_BANK0_read;
  162.   assign oSRAM_CSN_BANK1 = (iHWRITE_r == 1'b1) ? SRAM_CSN_BANK1_write : SRAM_CSN_BANK1_read;

可以看到，CSN信号的生成和ADDR类似，需要考虑因为读/写操作时序不同而带来的两种情况，

分别生成了SRAM_CSN_BANK0_write[3:0]和SRAM_CSN_BANK0_read[3:0]（BANK1同理），

最后通过iHWRITE_r来对两者进行选择

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