altera fpga sdi输出方案_十年FPGA开发经验工程师谈设计技巧

作者：寸_铁 | 2024-06-28 09:24:31

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sdi 频偏处理方法 fpga

从大学时代第一次接触FPGA至今已有10多年的时间，至今记得当初第一次在EDA实验平台上完成数字秒表、抢答器、密码锁等实验时那个兴奋劲。

在学习一门技术之前我们往往从它的编程语言入手，比如学习单片机时，我们往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。但我个人认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能，对于学习HDL语言大有裨益，往往会起到事半功倍的效果。

当然，任何编程语言的学习都不是一朝一夕的事，经验技巧的积累都是在点滴中完成，FPGA设计也无例外。下面就以我的切身体会，谈谈FPGA设计的经验技巧。

FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约。反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从而实现了用面积复制换取速度的提高。
硬件原则：理解HDL本质
系统原则：整体把握
同步设计原则：设计时序稳定的基本原则

Verilog作为一种HDL语言，对系统行为的建模方式是分层次的 —— 比较重要的层次有系统级、算法级、寄存器传输级、逻辑级、门级、电路开关级。

实际工作中，除了描述仿真测试激励时使用for循环语句外，极少在RTL级编码中使用for循环，这是因为for循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，不能有效的复用硬件逻辑资源，造成巨大的浪费。一般常用case语句代替。

if…else…和case在嵌套描述时是有很大区别的，if…else…是有优先级的，一般来说，第一个if的优先级最高，最后一个else的优先级最低。而case语句是平行语句，它是没有优先级的，而建立优先级结构需要耗费大量的逻辑资源，所以能用case的地方就不要用if…else…语句。补充： 1.也可以用if…; if…; if…;描述不带优先级的“平行”语句。

FPGA一般触发器资源比较丰富，而CPLD组合逻辑资源更丰富。

FPGA的组成：FPGA基本有可编程I/O单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等6部分组成。
CPLD的组成：CPLD的结构相对比较简单，主要由可编程I/O单元、基本逻辑单元、布线池和其他辅助功能模块组成。

3种块RAM结构，M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit)。

M512 RAM：适合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等
M4K RAM：适用于一般的需求
M-RAM：适合做大块数据的缓冲区

Xlinx和LatTIce FPGA的LUT可以灵活配置成小的RAM、ROM、FIFO等存储结构，这种技术被称为分布式RAM。补充：但是在一般的设计中，不提倡用FPGA/CPLD的片内资源配置成大量的存储器，这是处于成本的考虑。所以尽量采用外接存储器。

善用芯片内部的PLL或DLL资源完成时钟的分频、倍频率、移相等操作，不仅简化了设计，并且能有效地提高系统的精度和工作稳定性。

异步电路和同步时序电路的区别：

异步电路：电路核心逻辑有用组合电路实现；异步时序电路的最大缺点是容易产生毛刺；不利于器件移植；不利于静态时序分析(STA)、验证设计时序性能。
同步时序电路：电路核心逻辑是用各种触发器实现；电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的；同步时序电路可以很好的避免毛刺；利于器件移植；利于静态时序分析(STA)、验证设计时序性能。

同步设计中，稳定可靠的数据采样必须遵从以下两个基本原则：

在有效时钟沿到达前，数据输入至少已经稳定了采样寄存器的Setup时间之久，这条原则简称满足Setup时间原则。
在有效时钟沿到达后，数据输入至少还将稳定保持采样寄存器的Hold时钟之久，这条原则简称满足Hold时间原则。

同步时序设计注意事项：

异步时钟域的数据转换
组合逻辑电路的设计方法
同步时序电路的时钟设计

同步时序电路的延迟 —— 同步时序电路的延迟最常用的设计方法是用分频或者倍频的时钟或者同步计数器完成所需的延迟，对比较大的和特殊定时要求的延时，一般用高速时钟产生一个计数器，根据计数产生延迟；对于比较小的延迟，可以用D触发器打一下，这样不仅可以使信号延时了一个时钟周期，而且完成了信号与时钟的初次同步，在输入信号采样和增加时序约束余量中使用。

Verilog定义的reg型，不一定综合成寄存器。在Verilog代码中最常用的两种数据类型是wire和reg型，一般来说，wire型指定的数据和网线通过组合逻辑实现，而reg型指定的数据不一定就是用寄存器实现。

常用设计思想与技巧：

乒乓操作
串并转换
流水线操作
异步时钟域数据同步：是指如何在两个时钟不同步的数据域之间可靠地进行数据交换的问题

数据时钟域不同步主要有两种情况：两个域的时钟频率相同，但是相差不固定，或者相差固定但是不可测，简称为同频异相问题。两个时钟频率根本不同，简称异频问题。两种不推荐的异步时钟域操作方法：一种是通过增加Buffer或者其他门延时来调整采样；另一种是盲目使用时钟正负沿调整数据采样。

模块划分基本原则：

对每个同步时序设计的子模块的输出使用寄存器(用寄存器分割同步时序模块原则)。
将相关逻辑和可以复用的逻辑划分在同一模块内(呼应系统原则)。
将不同优化目标的逻辑分开。
将送约束的逻辑归到同一模块。
将存储逻辑独立划分成模块。
合适的模块规模。
顶层模块最好不进行逻辑设计。

组合逻辑的注意事项：

避免组合逻辑反馈环路(容易毛刺、振荡、时序违规等)。
解决：A. 牢记任何反馈回路必须包含寄存器；B. 检查综合、实现报告的warning信息，发现反馈回路(combinaTIonal loops)后进行相应修改。
替换延迟链。解决：用倍频、分频或者同步计数器完成。
替换异步脉冲产生单元(毛刺生成器)。解决：用同步时序设计脉冲电路。
慎用锁存器。解决：A. 使用完备的if…else语句；B. 检查设计中是否含有组合逻辑反馈环路；C. 对每个输入条件，设计输出操作，对case语句设置default 操作(特别是在状态机设计中，最好有一个default的状态转移，而且每个状态最好也有一个default的操作)；D. 如果使用case语句时，特别是在设计状态机时，尽量附加综合约束属性，综合为完全条件case语句。

小技巧：仔细检查综合器的综合报告，目前大多数的综合器对所综合出的latch都会报“warning”，通过综合报告可以较为方便地找出无意中生成的latch。

FPGA设计者的5项基本功 —— 仿真、综合、时序分析、调试、验证。对于FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下：

仿真：Modelsim， Quartus II(Simulator Tool)
综合：Quartus II (Compiler Tool， RTL Viewer， Technology Map Viewer， Chip Planner)
时序：Quartus II (TImeQuest Timing Analyzer， Technology Map Viewer， Chip Planner)
调试：Quartus II (SignalTap II Logic Analyzer， Virtual JTAG， Assignment Editor)
验证：Modelsim， Quartus II(Test Bench Template Writer)

掌握HDL语言虽然不是FPGA设计的全部，但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中，与FPGA设计的5项基本功是相辅相成的。对于FPGA设计者来说，用好“HDL语言的可综合子集”可以完成FPGA设计50%设计编码的工作；用好“HDL语言的验证子集”，可以完成FPGA设计另外50%调试验证的工作。 FPGA 设计者的这5项基本功不是孤立的，必须结合使用，才能完成一个完整的FPGA设计流程。反过来说，通过完成一个完整的设计流程，才能最有效地练习这5项基本功。对这5项基本功有了初步认识，就可以逐个深入学习一些，然后把学到的知识再次用于完整的设计流程。如此反复，就可以逐步提高设计水平。采用这样的循序渐进、螺旋式上升的方法，只要通过培训入了门，就可以自学自练，自我提高。

看代码，建模型 —— 只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写Verilog和写C整体思路是不一样的，才能理解顺序执行语言和并行执行语言的设计方法上的差异。在看到一段简单程序的时候应该想到是什么样的功能电路。

用数学思维来简化设计逻辑 —— 学习FPGA不仅逻辑思维很重要，好的数学思维也能让你的设计化繁为简。举个简单的例子，比如有两个32bit的数据X[31:0]与Y[31:0]相乘。当然，无论Altera还是Xilinx都有现成的乘法器IP核可以调用，这也是最简单的方法，但是两个32bit的乘法器将耗费大量的资源。那么有没有节省资源，又不太复杂的方式来实现呢？我们可以稍做修改：将X[31:0]拆成两部分X1[15:0]和X2[15:0]，令X1[15:0]=X[31:16]，X2[15:0]=X[15:0]，则X1左移16位后与X2相加可以得到X；同样将Y[31:0]拆成两部分Y1[15:0]和Y2[15:0]，令Y1[15:0]=Y[31:16]，Y2[15:0]=Y[15:0]，则Y1左移16位后与Y2相加可以得到Y。则X与Y的相乘可以转化为X1和X2分别与Y1和Y2相乘，这样一个32bit*32bit的乘法运算转换成了四个16bit*16bit的乘法运算和三个32bit的加法运算。转换后的占用资源将会减少很多，有兴趣的童鞋，不妨综合一下看看，看看两者差多少。

时钟与触发器的关系 —— “时钟是时序电路的控制者” 这句话太经典了，可以说是FPGA设计的圣言。 FPGA的设计主要是以时序电路为主，因为组合逻辑电路再怎么复杂也变不出太多花样，理解起来也不没太多困难。但是时序电路就不同了，它的所有动作都是在时钟一拍一拍的节奏下转变触发，可以说时钟就是整个电路的控制者，控制不好，电路功能就会混乱。打个比方，时钟就相当于人体的心脏，它每一次的跳动就是触发一个 CLK，向身体的各个器官供血，维持着机体的正常运作，每一个器官体统正常工作少不了组织细胞的构成，那么触发器就可以比作基本单元组织细胞。时序逻辑电路的时钟是控制时序逻辑电路状态转换的“发动机”，没有它时序逻辑电路就不能正常工作，因为时序逻辑电路主要是利用触发器存储电路的状态，而触发器状态变换需要时钟的上升或下降沿。由此可见时钟在时序电路中的核心作用。

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