【XILINX 7series DDR3硬件设计1】_系统时钟输入必须与内存接口位于同一列

参考设计资料 UG586 December 5, 2018【Zynq-7000 SoC and 7 Series FPGAs MIS v4.2】

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Bank and Pin Selection Guides for DDR3 Designs

Xilinx 7系列FPGA专为高性能内存接口而设计，并且使用DDR3 SDRAM物理层必须遵循某些规则。Xilinx 7系列FPGA每个 DQS 字节组都有专用的逻辑。每个DQS字节组中有四个可用的50针的BANK。每个字节组由DQS和10个具有时钟功能的I/O对组成关联的I/O。
在本文档中多次引用字节组作为地址和控制，这是指12个相关的组。在典型的DDR3数据总线配置中，10个中的8个用于DQS，一个用于数据掩码DM，一个剩余用于存储器接口中的其他信号。
MIG工具应用于生成7系列DDR3接口的引脚。MIG工具遵循以下规则

•系统时钟输入必须与内存接口在同一列中。系统时钟输入建议尽可能在地址/控制bank中,尽管MIG允许系统时钟选择在不同的超级逻辑区域(SLR)中，由于此拓扑中存在额外的时钟抖动，因此不建议使用。

•CK必须连接到其中一个控制字节组中的p-n对。组内的任意p—n对都可以接受的，包括SRCC，MRCC和DQS引脚。

• 如果使用多个CK输出，例如用于双bank，则所有CK输出必须来自相同的bank lane。

• 字节组的DQS信号必须连接到bank中指定的DQS对由于DDR2和DDR3 SDRAM的专用选通连接。对于更多的信息，请参阅7系列FPGA时钟资源用户指南（UG472）【参考文献10】

• 数据质量和数据管理（（如果使用）信号必须连接到与相应的DQS。

• VRN和VRP用于存储库的数字控制阻抗（DCI）

• 非字节组引脚（即，VRN/VRP引脚在惠普银行和顶部/底部最如果满足以下条件，HR存储库中的引脚）可以用作地址/控制引脚遇见：
°对于HP存储体，使用DCI级联或存储体不需要VRN/VRP引脚，如仅输出的情况下。
°相邻字节组（T0/T3）用作地址/控制字节组
°相邻字节组（T0/T3）中存在未使用的引脚，或者CK输出包含在相邻的字节组中。
• 不超过三个垂直bank可以用于一个接口的时候。
• 地址/控件必须在中间I/O跨接口库三个输入输出bank所有地址/控制必须在同一个I/O库中。地址/控件不能在银行间拆分。
• 控制（RAS_N、CAS_N、WE_N、CS_N、CKE、ODT）和地址行必须是
连接到不用于数据字节组的字节组。
• RESET_N可以连接到设备内的任何可用引脚，包扩VRN/VRP引脚，如果使用DCI级联，只要满足定时和适当的输入输出电压标准使用。GUI将此引脚限制为用于接口的bank来帮助定时，但这不是一个要求。
• 采用SSI技术实现的器件具有SLRs。内存接口不能跨越SLRs。确保对所选择的零件和任何其他也可以使用的引脚兼容部件。