【vivado约束学习二】 IO延时约束_set input delay 与idelay原语区别

【vivado约束学习二】 IO延时约束

原文链接：IO延时约束

1 I/O延迟约束介绍

要在设计中精确建模外部时序，必须为输入和输出端口提供时序信息。 Xilinx Vivado集成设计环境（IDE）仅在FPGA边界内识别时序，因此必须使用以下命令指定超出这些边界的延迟值：
1，set_input_delay
2，set_output_delay

2 输入延迟（Input Delay）

set_input_delay命令指定输入端口上相对于设计接口处时钟边沿的输入路径延迟。
在考虑应用板时，输入延迟表示以下各项之间的相位差：
A.数据从外部芯片通过电路板传播到FPGA的输入封装引脚。
B.相关的板上参考时钟
输入延迟值可以是正的或负的，这取决于设备接口处的时钟和数据相对相位。
虽然-clock选项在Synopsys设计约束（SDC）标准中是可选的，但它是Vivado IDE所必需的。 相对时钟可以是设计时钟或虚拟时钟。
使用set_input_delay命令选项
例1：此示例定义了相对于先前定义的sysClk的输入延迟，用于最小和最大分析。

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