参加中际赛威“FPGA算法实现”培训后的感悟_中际赛威培训怎么样

        8月19号和8月20号参加了为期两天的北京中际赛威的“FPGA算法实现”现场培训，信息量很大，需要花费时间和精力再好好消化，晚上回来写下这篇博客，算是一种记录吧！

        博客从元旦写到今天刚好是230天，收获了很多支持和粉丝，这些也给了我很大动力去坚持创造出更高质量的博客，更高水平的专栏。其实笔者本硕就读计算机学院，相比通信工程、自动化、电力电子等专业，对于数字信号处理、信号和系统完全没有学习过。

       本科期间只学习过数字电路和模拟电路，第一次听FPGA这个名词是在刚读研时候，当时纯小白只是觉得很新鲜，毕竟对于计算机学院，周围都是搞JAVA和PYTHON的选手，没有人去指导或给出意见，买了几块开发板入门学习了下，大概只是“点灯按键VGA”水平，然后一转眼就到了毕业工作，做的第一个产品的嵌入式整套软件全都是STM32，那时候天天研究Freertos和Emwin等等，如果放在两三年前，可能笔者自己都很难想象会为了写FPGA专门开设一个博客。

       直到两年前的一天，单位要做一款新产品，即一种多功能的电源，后端DAC和ADC用STM32的定时器中断显然性能上不够了，这时候必须启用FPGA，又让我重新捡起来这个技术，经过了两年的工作实践，虽然当时FPGA水平不高，但对于整个产品的稳定性和可靠性有了更深的认识，对整个嵌入式产品软件设计也有了一定的认知。

       当时我的脑子里第一反应要把Verilog捡起来，那段时间疯狂地学习，疯狂地练习，把市面上各类的资料都收集起来，记得不少培训机构也好，视频教程也罢，都会反复强调一点，即作为FPGA工程师需要能独立动手按照架构设计代码，能独立调试定位问题，这里面最难做到的一点就是“独立”，很多时候大家都觉得能看懂，但自己写的时候又不知道怎么做了，这就是缺少了大量的练习和积累。

       可能在读书的时候，每个学院的老师对自己的学生灌输的思想也有很多差别，比如这次中际赛威培训的老师是电子信息学院的，会强调设计优先，架构优先，比代码重要很多，而计算机学院的老师会从本科到硕士一直告诉学生要不断动手，只有当你积累了很多代码量很多成功设计后，水平和能力才会上来，这方面个人感觉每个人站在不同的角度来看问题但都没有错吧！

       笔者大概用了一年时间把单位的项目中FPGA用Verilog独立编码出来并把逻辑和格式等方面也优化美观，然后把各类开发板上的那些例程自己动手重新还原了一遍，这也是“FPGA 20个例程”专栏的来源，当积累了一定的设计经验，会发现过去有些看不懂的东西会慢慢能看懂了，可能是量变引起质变的过程，然后想到学习底层资源的知识、学习时序约束、学习高速接口和数字信号处理。这些肯定对成长为一名优秀的FPGA工程师很有帮助，但个人感觉如果跳过前期的代码练习和实践等，直接看这里是很难看懂的，因为脑子里没有这些概念，就会学起来感觉很虚无缥缈！

       这两天的培训，老师从FPGA底层资源、时序约束、高速接口串并转换、数据同步、源同步、自同步、数字信号处理各类FIR、DFT、FFT设计都介绍了遍，感觉信息量很大，有的能听懂，有的听不太懂主要是讲数字信号处理那些概念。

        不知道怎么形容，可能理科生都比较嘴笨，培训讲的内容更加宏观地概括和总结，有些东西可能没有专门花精力去深究，但是干活用到过，学习实践过，培训讲到就会加深理解，举几个例子吧，比如讲到FPGA底层资源，无外乎就是Slices、IOBs、PI、Memory、Multipliers、Global clock buffers等等，老师讲到了一些细节加深了印象；比如时序约束，看综合报告，无外乎就是保持时间、建立时间、set input delay、set output delay、调整时钟等等，这次讲到了一些例子和一些概念加深了理解；比如高速接口那些串并转换，例如SDR转DDR，过去我喜欢用selectio IP核，这次老师说了OSERDES、ISERDES原语等，需要复习一下；比如各类滤波器的设计，FIR滤波器只要做FPGA的ADC采集都用过，但当时没有想过这么多，直接拿来用，这次说了很多数字信号处理的概念和理论，以及各种FIR滤波器占用的底层资源，值得花时间再回顾；比如最后说数字变频，这个做DDS的设计实际动手玩过知道怎么用，这次理论化告诉底层用了什么资源去实现。

       这次培训后我会消化好，再部分转换成后期的FPGA数字信号处理、高速接口设计、时序约束分析专栏，主要数字信号处理，信号和系统没有学习过，现在补一补，把调制、解调、插值和抽取、数字上下变频等概念理解深刻，其实在FPGA里无外乎就是先计算后存储，再计算再存储，数据流的推进，模块的划分，接口再打包处理的过程！