FPGA——浅谈跨时钟域_fpga跨时钟域

作者：代码探险家 | 2024-07-17 09:05:06

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fpga跨时钟域

本篇文章仅用于个人学习，如有雷同，我抄他的。

跨时钟域是每个FPGA初学者都会遇到的问题，跨时钟域分情况有以下几种：

单bit跨时钟域

慢时钟域到快时钟域

首先谈谈单bit数据的跨时钟域问题，当从慢时钟域到快时钟域时，常用方法为打两拍。首先快时钟域是肯定可以采集到慢时钟域的数据的，所以需要解决的就是亚稳态的问题。打两拍的基本原理就是，数据（处于10Mhz时钟下）在跳变过程中不是瞬时的，总有一个跳变时间。如果在clk（处于125Mhz下）的上升沿采集到了数据的跳变过程时，此时的数据是不确定的，可能是1，可能是0，这就导致了亚稳态的产生。具体如下图所示，图片来自以下博客。

解决跨时钟域问题的三大方法_zuokai的博客-CSDN博客_跨时钟域https://blog.csdn.net/weixin_43343190/article/details/82956033?ops_request_misc=&request_id=&biz_id=102&utm_term=%E8%B7%A8%E6%97%B6%E9%92%9F%E5%9F%9F&utm_medium=distribute.pc_search_result.none-task-blog-2~all~sobaiduweb~default-0-82956033.first_rank_v2_pc_rank_v29&spm=1018.2226.3001.4187

此时Q1的采集就会有很大概率出现亚稳态的问题，但在下个时钟的上升沿就可以采集到一个确定的数值了

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