七系列FPGA资源_赛灵思a7 fpga架构

7 series_clocking

时钟资源

1. 7系列FPGA Spartan7 密度最低，成本最低；K7 性价比最高（对应的高速收发器是GTX）；V7 性能最高，但是成本最高； Artix®-7对容量做了升级

2. Ultrascale分类：

3. 七系列FPAG高速收发器资源：Spartan7里边没有

4. 时钟架构：全局时钟树，全局时钟网络：外部到来的时钟，怎么保证到达每个D 触发器的时间一样，经过全局时钟树，

   1. 区域时钟树：

5. . Global clock buffers (BUFGCTRL, simplified as BUFG throughout this user guide)全局时钟缓冲器

   1. The horizontal clock buffer (BUFH/BUFHCE) 水平时钟缓冲器

   2. BUFG（32个全局时钟线），位置在时钟主干上，被Horizontal Center 水平中心分为上边16个，下边16个

   3. BUFH：水平时钟缓冲器

   4. BUFG 全局时钟缓冲器

   5. Horizontal Center 水平中心

   6. 水平时钟行

   7. 外部的时钟接入全局时钟网络，专用时钟引脚（HROM）

6. CLB：CLB可编程逻辑块儿，一个CLB包含两个slice，一个slice包含4个6输入查找表、三个选择器、一个进位逻辑和八个D触发器，然后slice分为三分之二个slicem和三分之一个sliceL，slicem可以配置成64kb的

7. 24个CMT（时钟管理器），一个CMT包含一个MMCM（混合时钟管理器）和一个PLL

8. MMCM和一个PLL有什么区别：PLL是MMCM的一个子集，MMCM 可以进行无限精细的动态相移

9. BUFIO：驱动I/obank,给i/o bank 提供时钟

10. BUFR：区域时钟;BUFMR 多区域时钟

11. 区域时钟如何接入到全局时钟：将BUFR连接到BAUG

12. External Clock 外部时钟，

13. 七系列FPAG时钟架构：1-24个时钟区域（50个CLB，一个IOBANK）

14. CC引脚：

15. SRCC：单区BUFR

16. MRCC：多区BUFMR

17. 11

    时钟资源

    1. 时钟区域、数量1~24，XC160TFFG676-2有10个CMT

    2. 时钟架构

    3. CMT：一个CMT包含一个MMCM和一个PLL，MMCM可以进行无限精细的动态相移

    4. CC：

    5. 原语/各类时钟缓冲器

高速收发器资源

ug474

逻辑资源

Configurable Logic Block：可配置逻辑块

2. 关键词

   1. About This Guide 关于本指南：

   2. Logic synthesis 逻辑综合

   3. look-up tables 查找表（LUTS）

   4. shift Register 移位寄存器

   5. sequential 时序

   6. combinatorial 组合

3. CLB Overview 概述

   1. CLB：D触发器在CLB里边

   2. 在FPGA实现时序逻辑和组合逻辑主要时钟的是CLB 的逻辑资源

   3. 一个CLB里边包含两个slice， 一个slice包含4个6输入查找表，三个选择器（MUX），一个进位逻辑（carry logic），8个D触发器

   4. 查找表：

   5. Slice（slices 和 slicel 的数量关系） ：大约三分之二的slices 和 三分之一的slicel，

4. Device Resources 设备资源

5. 一个查找表有1.6个逻辑资源，XC7K160tffg676-2，赛灵思K-7系列，有160k个逻辑资源,ffg-表示封装类型

6. 一个逻辑单元：包含一个四输入查找表和一个D触发器

UG473

存储资源

1. Block RAM :是块ram 大小（36kb、18kb）

2. DRAM是分布式ram

3. 块RAM和DRAM的区别：

4. 三种类型：简单双端口ram（SDP）

5. 读写模式输出具有三种工作模式（读期间写） wirite first , read first , no change，时序

   1. write first: 将新写入的数据输出到输出总线上

   2. read first：在写入新数据时，输出以前存储的数据，

   3. no change：NO_CHANGE maintains the output previously

      generated by a read operation.写完了在输出

6. 真双端口ram 在使用过程中如何避免这种冲突

UG479

DSP资源

Series DSP48E1 Slice DSP 资源

算法、内部乘法器

DSP 数字信号处理

Pre-adder 预加器

乘法器

Primitive 原语

1. language template

2. 搜索 ram-velilog语音-k7系列-选择对应的ram 复制

3. #（）写在文件名和例化名之间，作用是传参

4. #（）需要设置的东西

5. “”是转化为ASCI码，$GRNMC

6. 大小 “36kb”or"18kb",DEVICE 系列，0 or 1 加不加寄存器在结束的时候 7. DSP结构：DSP数字信号处理，在FPGA中.DSP有4个输入，1个输出，一个双B寄存器一个预加器.一个25x18的乘法器（预加器出来的值与双B寄存器输出的值可以在这进行乘法运算），一个算术逻辑单元进行哪种模式的运算，（加、减、逻辑运算）它有X,Y,Z三个选择器，ALUMODE控制算术逻辑单元进行哪种模的运算，最后输出运算的结果，INMOOE控制预加器和双B寄存器.CARRYIN进位输入，OPMODE控制X,Y,Z三个选择器

Overview 概述

1. Xilinx® 7 系列 FPGA 包括四个 FPGA 系列，这些系列均专为最低功耗而设计，使通用设计能够跨系列扩展，从而实现最佳功耗、性能和成本。Spartan-7® 系列是 7 系列产品组合中密度最低、成本最低的入门级产品。Artix-7® 系列针对成本敏感型大批量应用，针对最高的每瓦性能和每瓦带宽进行了优化。Kintex-7® 系列是一类创新型 FPGA，针对最佳性价比进行了优化。Virtex-7® 系列针对最高的系统性能和容量进行了优化

XADC

1MSPS 相当于一兆采样

Converter 位宽/采样宽度

Contral registers 控制寄存器

states registers 状态寄存器

Analog-to-Digital Converter ADC 模数转化

sysitim on chip 片上系统 系统级芯片：该有的都有，功能比较齐全的才叫系统

1. XADC（双通道12bit 1MSPS ADC，片上传感器（温度电压））

2. 7系列部分是没有XADC（SPARTEN-7），那些系列有：

3. 采样率：是多少 1兆采样每秒

4. 读 温度、电压用公式转化

5. XADC包括一个双12位，每秒1兆采样（MSPS）ADC和片上传感器。 这些ADC为一系列应用提供了通用的高精度模拟接口。双ADC支持多种工作模式，ADC最多可以访问17个外部模拟输入通道。

6. 要读取XADC里的数据用哪种方式：通过DRP，用JATC 和FPGA的内部链接

7. XADC 测量：第一个是温度、第二个是电压，第三是测量外部输入的模拟量

8. XADC的结构：温度传感器、电压传感器（VCCINT核心电压、VCCAUX 辅助电压）、MUX（选择器）、外部模拟输入（17路模拟输入）、ADCA（可以测温度、电压、外部模拟输入）、ADCB（只能对模拟量进行模数转化）、控制寄存器（Contral Registers可写可读）、状态寄存器（Status Registers只读）、DRP、JTAG、FPGA Interconnect（调源语）

9. ADC的工作原理：采样保持量化编码

UG471 I/O资源

2. 第二章DDR资源

3. high-performance（HP）高性能，high-range（HR）高范围I/O banks

4. HP I/O banks和HR I/Obanks的区别：电平标准，HP不支持1.8V以上，HR不支持3.3V以上

5. 上电顺序和断电顺序：核心电压先上电

6. DPI数字阻抗技术，只存在于HP I/O banks上

7. 调用源语：Language Templates

总结

1. HP、RP 区别：电平标准和DCI

2. VCCO

3. DCI是什么数字阻抗技术，为什么有这个技术

4. 原语：IBUF/IBUFG IBUFDS/IBUFGDS

5. 差分时钟进入到FPGA里需要调用原语IBUFDS/IBUFGDS

ADC的工作原理：数模转化是怎么进行的