这个屌丝很懒，什么也没留下！

简单乘法器和除法器的FPGA设计_fpga乘法器要用几个时钟周期

作者：IT小白 | 2024-05-02 05:02:45

fpga乘法器要用几个时钟周期

--见模块serial_multplier ，8位的乘法器实现

基本思路为，a的值，分别乘以b的每一个值（b<<1），然后相加。

主要计算程序如下。流水线乘法：节约资源，浪费时间。算一次乘法要13个时钟。若用多个寄存器同时缓存中间变量，可设计并行的乘法器。

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